SH7760 Datasheet, PDF (139/1345 Pages) Renesas Technology Corp – SuperHTM RISC engine

(h) Resource conflict
FDIV FR6,FR7
I
FMAC FR0,FR8,FR9
FMAC FR0,FR10,FR11
FMAC FR0,FR12,FR13
FIPR FV8,FV0
I
FADD FR15,FR4
LDS.L @R15+,PR
I
STC GBR,R2
I
FADD DR0,DR2
I
MAC.W @R1+,@R2+
#1
#2
#3 .................................................. #8
1 cycle/issue
#9
#10
#11 #12
Latency
D
F1
F2
FS
F1 stage locked for 1 cycle
F3
F1
F2
FS
I
D
F1
F2
FS
I
D
F1
F2
FS
:
I
D
F1
F2
FS
1 stall cycle (F1 stage resource conflict)
D F0 F1 F2 FS
I
D
F1 F2 FS
1 stall cycle
D EX MA FS
D SX
SX
D
SX NA S
3 stall cycles
D SX NA S
D F1 F2 FS
d F1 F2 FS
d F1 F2 FS
d F1 F2 FS
d F1 F2 FS
F1 F2 FS
I
D
5 stall cycles
EX MA S
f1
D EX MA S
f1
f1 F2 FS
f1 F2 FS
MAC.W @R1+,@R2+ _I
MAC.W @R1+,@R2+
FADD DR4,DR6
D EX MA S
f1
D EX MA
f1
f1
I
D EX
1 stall
f1
cycle
D
I
3 stall cycles
f1 stage can overlap preceding f1,
but F1 cannot overlap f1.
S
F2 FS
f1 F2 FS
MA S
EX MA S
f1
f1 F2 FS
f1 F2 FS
D
F1 F2 FS
2 stall cycles _d
F1 F2 FS
d F1 F2 FS
d F1 F2
d F1
FS
F2 FS
F1 ...
Figure 5.3 Examples of Pipelined Execution (cont)
Rev. 1.0, 02/03, page 89 of 1294