PXS20RM Datasheet, PDF (18/1368 Pages) Freescale Semiconductor, Inc – PXS20 Microcontroller

26.2 External Signal Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-6
26.2.1 Detailed Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-7
26.2.1.1CA_RX — Receive Data Channel A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-7
26.2.1.2CA_TX — Transmit Data Channel A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-7
26.2.1.3CA_TR_EN — Transmit Enable Channel A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-7
26.2.1.4CB_RX — Receive Data Channel B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-7
26.2.1.5CB_TX — Transmit Data Channel B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-7
26.2.1.6CB_TR_EN — Transmit Enable Channel B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-7
26.2.1.7DBG3, DBG2, DBG1, DBG0 — Strobe Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-7
26.3 Controller Host Interface Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-7
26.4 Protocol Engine Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-8
26.5 Memory Map and Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-8
26.5.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-8
26.5.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-11
26.5.2.1Register reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-12
26.5.2.2Register write access. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-12
26.5.2.3Module Version Register (FR_MVR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-13
26.5.2.4Module Configuration Register (FR_MCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-14
26.5.2.5System Memory Base Address Register (FR_SYMBADR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-16
26.5.2.6Strobe Signal Control Register (FR_STBSCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-16
26.5.2.7Message Buffer Data Size Register (FR_MBDSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-18
26.5.2.8Message Buffer Segment Size and Utilization Register (FR_MBSSUTR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-19
26.5.2.9PE DRAM Access Register (FR_PEDRAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-19
26.5.2.10PE DRAM Data Register (FR_PEDRDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-20
26.5.2.11Protocol Operation Control Register (FR_POCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-21
26.5.2.12Global Interrupt Flag and Enable Register (FR_GIFER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-23
26.5.2.13Protocol Interrupt Flag Register 0 (FR_PIFR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-25
26.5.2.14Protocol Interrupt Flag Register 1 (FR_PIFR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-28
26.5.2.15Protocol Interrupt Enable Register 0 (FR_PIER0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-29
26.5.2.16Protocol Interrupt Enable Register 1 (FR_PIER1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-30
26.5.2.17CHI Error Flag Register (FR_CHIERFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-31
26.5.2.18Message Buffer Interrupt Vector Register (FR_MBIVEC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-34
26.5.2.19Channel A Status Error Counter Register (FR_CASERCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-34
26.5.2.20Channel B Status Error Counter Register (FR_CBSERCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-35
26.5.2.21Protocol Status Register 0 (FR_PSR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-35
26.5.2.22Protocol Status Register 1 (FR_PSR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-37
26.5.2.23Protocol Status Register 2 (FR_PSR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-38
26.5.2.24Protocol Status Register 3 (FR_PSR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-40
26.5.2.25Macrotick Counter Register (FR_MTCTR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-41
26.5.2.26Cycle Counter Register (FR_CYCTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-42
26.5.2.27Slot Counter Channel A Register (FR_SLTCTAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-42
26.5.2.28Slot Counter Channel B Register (FR_SLTCTBR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-43
26.5.2.29Rate Correction Value Register (FR_RTCORVR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-43
26.5.2.30Offset Correction Value Register (FR_OFCORVR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-44
26.5.2.31Combined Interrupt Flag Register (FR_CIFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-44
26.5.2.32System Memory Access Time-Out Register (FR_SYMATOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-45
26.5.2.33Sync Frame Counter Register (FR_SFCNTR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-46
26.5.2.34Sync Frame Table Offset Register (FR_SFTOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-47
26.5.2.35Sync Frame Table Configuration, Control, Status Register (FR_SFTCCSR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-47
26.5.2.36Sync Frame ID Rejection Filter Register (FR_SFIDRFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-49
26.5.2.37Sync Frame ID Acceptance Filter Value Register (FR_SFIDAFVR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-49
26.5.2.38Sync Frame ID Acceptance Filter Mask Register (FR_SFIDAFMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-50
26.5.2.39Network Management Vector Registers (FR_NMVR0–FR_NMVR5) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-50
26.5.2.40Network Management Vector Length Register (FR_NMVLR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-51
26.5.2.41Timer Configuration and Control Register (FR_TICCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-52
26.5.2.42Timer 1 Cycle Set Register (FR_TI1CYSR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-53
26.5.2.43Timer 1 Macrotick Offset Register (FR_TI1MTOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-53
26.5.2.44Timer 2 Configuration Register 0 (FR_TI2CR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-54
26.5.2.45Timer 2 Configuration Register 1 (FR_TI2CR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-55
26.5.2.46Slot Status Selection Register (FR_SSSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-56
26.5.2.47Slot Status Counter Condition Register (FR_SSCCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-57
26.5.2.48Slot Status Registers (FR_SSR0–FR_SSR7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-58
26.5.2.49Slot Status Counter Registers (FR_SSCR0–FR_SSCR3). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-60
PXS20 Microcontroller Reference Manual, Rev. 1
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