SH7727 Datasheet, PDF (406/1109 Pages) Renesas Technology Corp – Renesas 32-Bit RISC Microcomputer SuperH RISC engine Family/SH7700 Series

Section 12 Bus State Controller (BSC)
Table 12.12 Relationship between Synchronous DRAM type, bus width and AMX
Bus
Width
Memory Type
Setting
Output Timing
External Address Pin
A1 to A8 A9 A10 A11 A12 A13 A14 A15 A16
32 bits 256 Mbits 4M × 16-bit × 4-bank*
1 1 0 1 Column address A1–A8
A9 A10 A11 L/H A13 A23 A24 A25
Row address
A10–A17
A18 A19 A20 A21 A22 A23 A24 A25
128 Mbits 1M × 32-bit × 4-bank*
0 1 0 0 Column address A1–A8
A9 A10 A11 L/H A13 A22 A23 A16
Row address A9–A16
A17 A18 A19 A20 A21 A22 A23 A16
2M × 16-bit × 4-bank*
0 1 0 1 Column address A1–A8
A9 A10 A11 L/H A13 A23 A24 A16
Row address
A10–A17
A18 A19 A20 A21 A22 A23 A24 A16
4M × 8-bit × 4-bank*
0 1 1 0 Column address A1–A8
A9 A10 A11 L/H A13 A24 A25 A16
Row address
A11–A18
A19 A20 A21 A22 A23 A24 A25 A16
64 Mbits 1M × 16-bit × 4-bank*
0 1 0 0 Column address A1–A8
A9 A10 A11 L/H A13 A22 A23 A16
Row address A9–A16
A17 A18 A19 A20 A21 A22 A23 A16
2M × 8-bit × 4-bank*
0 1 0 1 Column address A1–A8
A9 A10 A11 L/H A13 A23 A24 A16
Row address
A10–A17
A18 A19 A20 A21 A22 A23 A24 A16
4M × 4-bit × 4-bank*
0 1 1 0 Column address A1–A8
A9 A10 A11 L/H A13 A24 A25 A16
Row address
A11–A18
A19 A20 A21 A22 A23 A24 A25 A16
512K × 32-bit × 4-bank 0 1 1 1 Column address A1–A8
A9 A10 A11 L/H A21 A22 A15 A16
Row address A9–A16
A17 A18 A19 A20 A21 A22 A23 A16
16 bits 512 Mbits 8M × 16-bit × 4-bank*
1 1 1 0 Column address A1–A8
A9 A10 L/H A12 A13 A24 A25 A16
Row address
A11–A18
A19 A20 A21 A22 A23 A24 A25 A16
256 Mbits 4M × 16-bit × 4-bank
1 1 0 1 Column address A1–A8
A9 A10 L/H A12 A22 A23 A24 A16
Row address
A10–A17
A18 A19 A20 A21 A22 A23 A24 A16
8M × 8-bit × 4-bank*
1 1 1 0 Column address A1–A8
A9 A10 L/H A12 A23 A24 A25 A16
Row address
A11–A18
A19 A20 A21 A22 A23 A24 A25 A16
128 Mbits 2M × 16-bit × 4-bank
0 1 0 1 Column address A1–A8
A9 A10 L/H A12 A22 A23 A24 A16
Row address
A10–A17
A18 A19 A20 A21 A22 A23 A24 A16
64 Mbits 1M × 16-bit × 4-bank
0 1 0 0 Column address A1–A8
A9 A10 L/H A12 A21 A22 A15 A16
Row address A9–A16
A17 A18 A19 A20 A21 A22 A23 A16
2M × 8-bit × 4-bank
0 1 0 1 Column address A1–A8
A9 A10 L/H A12 A22 A23 A15 A16
Row address
A10–A17
A18 A19 A20 A21 A22 A23 A24 A16
Notes: * L/H is a bit used to specify commands. It is fixed to L or H by the access mode.
: Bank address
Rev. 5.00 Dec 12, 2005 page 334 of 1034
REJ09B0254-0500