SH7750_08 Datasheet, PDF (331/1162 Pages) Renesas Technology Corp – 32-Bit RISC Microcomputer

Section 8 Pipelining
(e) Flow dependency (cont)
LDS R0,FPUL
I
D
FLOAT FPUL,FR0
I
LDS R1,FPUL
I
FLOAT FPUL,R1
Effectively 1-cycle latency for consecutive LDS/FLOAT instructions
EX NA S
D F1 F2 FS
D EX NA S
I
D F1 F2 FS
FTRC FR0,FPUL
STS FPUL,R0
I
D F1 F2 ^FS
Effectively 1-cycle latency for consecutive
I
D EX NA S ^{FTRC/STS instructions}
FTRC FR1,FPUL
I
D F1 F2 FS
STS FPUL,R1
I
D EX NA S
(f) Output dependency
FSQRT FR4
I
FMOV FR0,FR4
I
FADD DR0,DR2
I
FMOV FR0,FR3
I
11-cycle latency
D F1 F2 FS
F3
F1 F2 FS
D
10 stall cycles = latency (11) - 1
F1 F2 FS
The registers are written-back
in program order.
7-cycle latency for lower FR
8-cycle latency for upper FR
D F1 F2 FS
d F1 F2 FS
d F1 F2 FS
d F1 F2 FS
d
F1 F2 FS FR3 write
F1 F2 FS ^{FR2 write}
D
EX NA S
6 stall cycles = longest latency (8) - 2
(g) Anti-flow dependency
FTRV XMTRX,FV0 ^I
FMOV @R1,XD0
I
FADD DR0,DR2
I
FMOV FR4,FR1
I
D F0 F1 F2 FS
d
F0 F1 F2 FS
d
F0 F1 F2 FS
d
F0 F1 F2 FS
D
EX MA S
5 stall cycles
D F1 F2 FS
d F1 F2 FS
d F1 F2 FS
d F1 F2 FS
d F1 F2 FS
F1 F2 FS
D
EX NA S
2 stall cycles
Figure 8.3 Examples of Pipelined Execution (cont)
Rev.7.00 Oct. 10, 2008 Page 247 of 1074
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