SH7750_08 Datasheet, PDF (320/1162 Pages) Renesas Technology Corp – 32-Bit RISC Microcomputer

Section 8 Pipelining
31. STS.L from MACH/L: 1 issue cycle
I
D
EX
MA
S
32. LDS to FPSCR: 1 issue cycle
I
D
EX
NA
S
F1
F1
F1
33. LDS.L to FPSCR: 1 issue cycle
I
D
EX
MA
S
F1
F1
F1
34. Fixed-point multiplication: 2 issue cycles
DMULS.L, DMULU.L, MUL.L, MULS.W, MULU.W
I
D
EX
NA
S
D
EX
NA
S
(CPU)
f1
(FPU)
f1
f1
f1
F2
FS
35. MAC.W, MAC.L: 2 issue cycles
I
D
EX
MA
S
D
EX
MA
S
(CPU)
f1
(FPU)
f1
f1
f1
F2
FS
36. Single-precision floating-point computation: 1 issue cycle
FCMP/EQ,FCMP/GT, FADD,FLOAT,FMAC,FMUL,FSUB,FTRC,FRCHG,FSCHG
I
D
F1
F2
FS
37. Single-precision FDIV/SQRT: 1 issue cycle
I
D
F1
F2
FS
F3
F1
38. Double-precision floating-point computation 1: 1 issue cycle
FCNVDS, FCNVSD, FLOAT, FTRC
I
D
F1
F2
FS
d
F1
F2
FS
F2
FS
39. Double-precision floating-point computation 2: 1 issue cycle
FADD, FMUL, FSUB
I
D
F1
F2
FS
d
F1
F2
FS
d
F1
F2
FS
d
F1
F2
FS
d
F1
F2
FS
F1
F2
FS
Figure 8.2 Instruction Execution Patterns (cont)
Rev.7.00 Oct. 10, 2008 Page 236 of 1074
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