TCI6636K2H Datasheet, PDF (7/362 Pages) Texas Instruments – Multicore DSP+ARM KeyStone II System-on-Chip (SoC)

Contents
TCI6636K2H
SPRS835F—February 2012—Revised October 2013
1 TCI6636K2H Features and Description . . . . . . . . . . . . . . .1
1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1
1.2 Applications. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2
1.3 KeyStone Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2
1.4 Device Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2
1.5 Enhancements in KeyStone II . . . . . . . . . . . . . . . . . . . . . . . . .3
1.6 Functional Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . .4
1.7 Release History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5
2 Device Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.1 C66x DSP CorePac . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
2.2 ARM CorePac. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
2.3 Development Tools. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
2.3.1 Development Support . . . . . . . . . . . . . . . . . . . . . . . . 17
2.3.2 Device Nomenclature . . . . . . . . . . . . . . . . . . . . . . . . . 17
2.4 Related Documentation from Texas Instruments . . . . 19
3 C66x CorePac . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
3.1 Memory Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
3.1.1 L1P Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
3.1.2 L1D Memory. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
3.1.3 L2 Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
3.1.4 Multicore Shared Memory SRAM . . . . . . . . . . . . . . 25
3.1.5 L3 Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
3.2 Memory Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
3.3 Bandwidth Management . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
3.4 Power-Down Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.5 C66x CorePac Revision. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.6 C66x CorePac Register Descriptions . . . . . . . . . . . . . . . . . 27
4 ARM CorePac. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
4.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
4.2 System Integration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
4.3 ARM Cortex-A15 Processor. . . . . . . . . . . . . . . . . . . . . . . . . . 30
4.3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
4.3.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
4.3.3 ARM Interrupt Controller . . . . . . . . . . . . . . . . . . . . . . 31
4.3.4 Endianess. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
4.4 CFG Connection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
4.5 Main TeraNet Connection. . . . . . . . . . . . . . . . . . . . . . . . . . . 32
4.6 Clocking and Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
4.6.1 Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
4.6.2 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
5 Terminals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
5.1 Package Terminals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
5.2 Pin Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
5.3 Terminal Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
5.4 Pullup/Pulldown Resistors . . . . . . . . . . . . . . . . . . . . . . . . . . 80
6 Memory, Interrupts, and EDMA for TCI6636K2H . . . . 81
6.1 Memory Map Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
6.2 Memory Protection Unit (MPU) . . . . . . . . . . . . . . . . . . . . . 93
6.2.1 MPU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
6.2.2 MPU Programmable Range Registers . . . . . . . . . 100
6.3 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
6.3.1 Interrupt Sources and Interrupt Controller . . . . 108
6.3.2 CIC Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
6.3.3 Inter-Processor Register Map . . . . . . . . . . . . . . . . . 173
6.3.4 NMI and LRESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
6.4 Enhanced Direct Memory Access (EDMA3) Controller
for TCI6636K2H . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
6.4.1 EDMA3 Device-Specific Information . . . . . . . . . . .176
6.4.2 EDMA3 Channel Controller Configuration . . . . .176
6.4.3 EDMA3 Transfer Controller Configuration . . . . .177
6.4.4 EDMA3 Channel Synchronization Events . . . . . .177
7 System Interconnect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .186
7.1 Internal Buses and Switch Fabrics . . . . . . . . . . . . . . . . . . .186
7.2 Switch Fabric Connections Matrix - Data Space. . . . . .187
7.3 Switch Fabric Connections Matrix - Configuration
Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .196
7.4 Bus Priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .206
8 Device Boot and Configuration . . . . . . . . . . . . . . . . . . . .207
8.1 Device Boot. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .207
8.1.1 Boot Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .207
8.1.2 Boot Modes Supported . . . . . . . . . . . . . . . . . . . . . . .209
8.1.3 SoC Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .231
8.1.4 System PLL Settings . . . . . . . . . . . . . . . . . . . . . . . . . .231
8.2 Device Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .233
8.2.1 Device Configuration at Device Reset . . . . . . . . .233
8.2.2 Peripheral Selection After Device Reset. . . . . . . .234
8.2.3 Device State Control Registers . . . . . . . . . . . . . . . .234
9 Device Operating Conditions . . . . . . . . . . . . . . . . . . . . . .266
9.1 Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . .266
9.2 Recommended Operating Conditions . . . . . . . . . . . . . .267
9.3 Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . .268
9.4 Power Supply to Peripheral I/O Mapping. . . . . . . . . . . .269
10 TCI6636K2H Peripheral Information and Electrical
Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .270
10.1 Recommended Clock and Control Signal Transition
Behavior. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .270
10.2 Power Supplies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .270
10.2.1 Power-Up Sequencing. . . . . . . . . . . . . . . . . . . . . . .271
10.2.2 Power-Down Sequence. . . . . . . . . . . . . . . . . . . . . .277
10.2.3 Power Supply Decoupling and Bulk
Capacitors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .278
10.2.4 SmartReflex . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .278
10.3 Power Sleep Controller (PSC) . . . . . . . . . . . . . . . . . . . . . .280
10.3.1 Power Domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . .280
10.3.2 Clock Domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .281
10.3.3 PSC Register Memory Map . . . . . . . . . . . . . . . . . . .282
10.4 Reset Controller. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .287
10.4.1 Power-on Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . .287
10.4.2 Hard Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .288
10.4.3 Soft Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .289
10.4.4 Local Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .289
10.4.5 ARM CorePac Reset. . . . . . . . . . . . . . . . . . . . . . . . . .290
10.4.6 Reset Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .290
10.4.7 Reset Controller Register . . . . . . . . . . . . . . . . . . . .290
10.4.8 Reset Electrical Data/Timing . . . . . . . . . . . . . . . . .290
10.5 Main PLL, ARM PLL, DDR3A PLL, DDR3B PLL, PASS PLL
and the PLL Controllers . . . . . . . . . . . . . . . . . . . . . . . . . .292
10.5.1 Main PLL Controller Device-Specific
Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .294
10.5.2 PLL Controller Memory Map . . . . . . . . . . . . . . . . .296
10.5.3 Main PLL Control Registers . . . . . . . . . . . . . . . . . .303
10.5.4 ARM PLL Control Registers. . . . . . . . . . . . . . . . . . .304
10.5.5 Main PLL Controller/ARM/SRIO/HyperLink/PCIe/
USB Clock Input Electrical Data/Timing . . . . . . .305
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