MMC2107 Datasheet, PDF (14/618 Pages) –

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Freescale Semiconductor, Inc.
Technical Data
14
10.6.4 V_DDSYN and V_SSSYN. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
10.6.5 RSTOUT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
10.7 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 226
10.7.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
10.7.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
10.7.2.1 Synthesizer Control Register . . . . . . . . . . . . . . . . . . . . . 227
10.7.2.2 Synthesizer Status Register. . . . . . . . . . . . . . . . . . . . . . 230
10.7.2.3 Synthesizer Test Register . . . . . . . . . . . . . . . . . . . . . . .233
10.7.2.4 Synthesizer Test Register 2 . . . . . . . . . . . . . . . . . . . . . . 234
10.8 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
10.8.1 System Clock Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
10.8.2 System Clocks Generation. . . . . . . . . . . . . . . . . . . . . . . . . 236
10.8.3 PLL Lock Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236
10.8.3.1 PLL Loss of Lock Conditions . . . . . . . . . . . . . . . . . . . . . 238
10.8.3.2 PLL Loss of Lock Reset . . . . . . . . . . . . . . . . . . . . . . . . . 238
10.8.4 Loss of Clock Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . 238
10.8.4.1 Alternate Clock Selection . . . . . . . . . . . . . . . . . . . . . . . . 239
10.8.4.2 Loss-of-Clock Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . .242
10.8.5 Clock Operation During Reset . . . . . . . . . . . . . . . . . . . . . . 243
10.8.6 PLL Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243
10.8.6.1 Phase and Frequency Detector (PFD). . . . . . . . . . . . . .245
10.8.6.2 Charge Pump/Loop Filter . . . . . . . . . . . . . . . . . . . . . . . . 245
10.8.6.3 Voltage Control Output (VCO) . . . . . . . . . . . . . . . . . . . . 246
10.8.6.4 Multiplication Factor Divider (MFD) . . . . . . . . . . . . . . . . 246
10.9 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
10.10 Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
Section 11. Ports Module
11.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247
11.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248
11.3 Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249
11.4 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 249
11.4.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
11.4.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
11.4.2.1 Port Output Data Registers . . . . . . . . . . . . . . . . . . . . . . 251
11.4.2.2 Port Data Direction Registers. . . . . . . . . . . . . . . . . . . . . 252
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