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| HD6417750 Datasheet, PDF (410/1039 Pages) Renesas Technology Corp – SuperH RISC engine | |||
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⢠For Synchronous DRAM Interface:
AMX
AMXEXT SZ
Example of Synchronous DRAM BANK*4
0
0
64
(16M: 512k à 16 bits à 2) à 4
a[22]*1
32
(16M: 512k à 16 bits à 2) à 2
a[21]*1
1
64
(16M: 512k à 16 bits à 2) à 4
a[21]*1
32
(16M: 512k à 16 bits à 2) à 2
a[20]*1
1
0
64
(16M: 1M à 8 bits à 2) à 8
a[23]*1
32
(16M: 1M à 8 bits à 2) à 4
a[22]*1
1
64
(16M: 1M à 8 bits à 2) à 8
a[22]*1
32
(16M: 1M à 8 bits à 2) à 4
a[21]*1
2
â
64
(64M: 1M à 16 bits à 4) à 4
a[24:23]*1
32
(64M: 1M à 16 bits à 4) à 2
a[23:22]*1
3
â
64
(64M: 2M à 8 bits à 4) à 8
a[25:24]*1
32
(64M: 2M à 8 bits à 4) à 4
a[24:23]*1
4
â
64
(64M: 512k à 32 bits à 4) à 2
a[23:22]*1
32
(64M: 512k à 32 bits à 4) à 1
a[22:21]*1
5
â
64
(64M: 1M à 32 bits à 2) à 2
a[23]*1
32
(64M: 1M à 32 bits à 2) à 1
a[22]*1
6
0
64
(128M: 4M à 8 bits à 4) à 8*2
a[26:25]*1
1
64
(256M: 4M à 16 bits à 4) à 4*2
a[26:25]*1
0
32
(128M: 4M à 8 bits à 4) à 4*3
a[25:24]*1
1
32
(256M: 4M à 16 bits à 4) à 2*3
a[25:24]*1
7
â
64
(16M: 256k à 32 bits à 2) à 2
a[21]*1
32
(16M: 256k à 32 bits à 2) à 1
a[20]*1
Notes: *1 a[*]: Not an address pin but an external address
*2 Can only be set in the SH7750R.
*3 Can only be set in the SH7750S/SH7750R (Setting prohibited in the SH7750).
*4 For details on address multiplexing, refer to appendix F, Synchronous DRAM Address
Multiplexing Tables.
Bit 2âRefresh Control (RFSH): Specifies refresh control. Selects whether refreshing is
performed for DRAM and synchronous DRAM. When the refresh function is not used, the refresh
request cycle generation timer can be used as an interval timer.
Bit 2: RFSH
0
1
Description
Refreshing is not performed
Refreshing is performed
(Initial value)
Rev. 6.0, 07/02, page 358 of 986
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