EP1SGX10C Datasheet, PDF (125/262 Pages) Altera Corporation – StratixGX FPGA Family

Figure 82. Four-Multipliers Adder Mode
shiftin B
signa (1)
signb (1)
aclr
clock
ena
shiftin A
Data A
Data B
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
Adder/Subtractor
Digital Signal Processing Block
Data A
Data B
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
addnsub1 (2)
signa (2)
signb (2)
addnsub3 (2)
Summation
DQ
ENA
CLRN
Data Out
Data A
Data B
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
Adder/Subtractor
Data A
Data B
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
shiftout B shiftout A
Notes to Figure 82:
(1) These signals are not registered or registered once to match the data path pipeline.
(2) These signals are not registered, registered once, or registered twice for latency to match the data path pipeline.
Altera Corporation
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Preliminary