EP1SGX10C Datasheet, PDF (122/262 Pages) Altera Corporation – StratixGX FPGA Family

Stratix GX FPGA Family
Figure 79. 36 × 36 Multiply Mode
signa (1)
signb (1)
aclr
clock
ena
A[17..0]
B[17..0]
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
A[35..18]
B[35..18]
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
signa (2)
signb (2)
36 × 36
Multiplier
Adder
DQ
ENA
CLRN
Data Out
A[35..18]
B[17..0]
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
A[17..0]
B[35..18]
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
Notes to Figure 79:
(1) These signals are not registered or registered once to match the pipeline.
(2) These signals are not registered, registered once, or registered twice for latency to match the pipeline.
122
Preliminary
Altera Corporation