EP1SGX10C Datasheet, PDF (115/262 Pages) Altera Corporation – StratixGX FPGA Family

Digital Signal Processing Block
Figure 76. Multiplier Sub-Blocks Using Input Shift Register Connections Note (1)
Data A
Data B
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
A[n] × B[n]
Data B
Data A
DQ
ENA
CLRN
DQ
ENA
CLRN
Data B
Data A
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
A[n Ð 1] × B[n Ð 1]
DQ
ENA
CLRN
A[n Ð 2] × B[n Ð 2]
Note to Figure 76:
(1) Either Data A or Data B input can be set to a parallel input for constant coefficient multiplication.
Altera Corporation
115
Preliminary