XC3S100E_06 Datasheet, PDF (202/231 Pages) Xilinx, Inc – Configurable Logic Block (CLB)

Pinout Descriptions
R
Table 147: FG320 Package Pinout (Continued)
Bank
0
0
0
0
0
0
0
0
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0
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0
XC3S500E Pin Name
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IO_L09P_0
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IO_L15P_0
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IO_L17P_0
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IO_L20P_0
N.C. (‹)
XC3S1200E Pin Name
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IO_L08P_0
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IO_L09P_0
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IO_L12P_0/GCLK6
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IO_L15N_0
IO_L15P_0
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IO_L17P_0
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IO_L18P_0
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IO_L20P_0
IO_L21N_0
XC3S1600E Pin Name
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IO_L08P_0
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IO_L09P_0
IO_L11N_0/GCLK5
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IO_L12N_0/GCLK7
IO_L12P_0/GCLK6
IO_L14N_0/GCLK11
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IO_L15N_0
IO_L15P_0
IO_L17N_0
IO_L17P_0
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IO_L18P_0
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IO_L20P_0
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N.C. (‹)
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IP
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IO_L23P_0
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IO_L24P_0
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IO_L25P_0
IP
IP
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IP_L02P_0
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IP_L07P_0
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IP_L10P_0
IP_L13N_0/GCLK9
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IO_L23P_0
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IO_L24P_0
IO_L25N_0/HSWAP
IO_L25P_0
IP
IP
IP_L02N_0
IP_L02P_0
IP_L07N_0
IP_L07P_0
IP_L10N_0
IP_L10P_0
IP_L13N_0/GCLK9
FG320
Ball
F11
E11
D11
C11
E10
D10
A10
B10
D9
C9
F9
E9
F8
E8
D7
C7
E7
F7
A6
B6
E6
D6
D5
C5
B4
A4
B3
C3
A3
C15
A15
B15
D12
C12
G10
F10
B9
Type
I/O
I/O
I/O
I/O
GCLK
GCLK
GCLK
GCLK
GCLK
GCLK
I/O
I/O
I/O
I/O
VREF
I/O
VREF
I/O
I/O
I/O
500E: N.C.
1200E: I/O
1600E: I/O
500E: N.C.
1200E: I/O
1600E: I/O
VREF
I/O
I/O
I/O
DUAL
I/O
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
GCLK
202
www.xilinx.com
DS312-4 (v3.4) November 9, 2006
Product Specification