XC3S100E_06 Datasheet, PDF (191/231 Pages) Xilinx, Inc – Configurable Logic Block (CLB)

R
Pinout Descriptions
Table 142: FT256 Package Pinout (Continued)
Bank
0
0
0
XC3S250E Pin Name
IO_L12N_0
IO_L12P_0
N.C. (‹)
XC3S500E Pin Name
IO_L12N_0
IO_L12P_0
IO_L13N_0
XC3S1200E Pin Name
IO_L12N_0
IO_L12P_0
IO_L13N_0
0
N.C. (‹)
IO_L13P_0
IO_L13P_0
0
IO_L14N_0/VREF_0
0
IO_L14P_0
0
IO_L15N_0
0
IO_L15P_0
0
IO_L17N_0/VREF_0
0
IO_L17P_0
0
IO_L18N_0
0
IO_L18P_0
0
IO_L19N_0/HSWAP
0
IO_L19P_0
0
IP
0
IP
0
IP_L02N_0
0
IP_L02P_0
0
IP_L07N_0
0
IP_L07P_0
0
IP_L10N_0/GCLK9
0
IP_L10P_0/GCLK8
0
IP_L16N_0
0
IP_L16P_0
0
VCCO_0
0
VCCO_0
0
VCCO_0
0
VCCO_0
1
IO_L01N_1/A15
1
IO_L01P_1/A16
1
IO_L02N_1/A13
1
IO_L02P_1/A14
1
N.C. (‹)
IO_L14N_0/VREF_0
IO_L14P_0
IO_L15N_0
IO_L15P_0
IO_L17N_0/VREF_0
IO_L17P_0
IO_L18N_0
IO_L18P_0
IO_L19N_0/HSWAP
IO_L19P_0
IP
IP
IP_L02N_0
IP_L02P_0
IP_L07N_0
IP_L07P_0
IP_L10N_0/GCLK9
IP_L10P_0/GCLK8
IP_L16N_0
IP_L16P_0
VCCO_0
VCCO_0
VCCO_0
VCCO_0
IO_L01N_1/A15
IO_L01P_1/A16
IO_L02N_1/A13
IO_L02P_1/A14
IO_L03N_1/VREF_1
IO_L14N_0/VREF_0
IO_L14P_0
IO_L15N_0
IO_L15P_0
IO_L17N_0/VREF_0
IO_L17P_0
IO_L18N_0
IO_L18P_0
IO_L19N_0/HSWAP
IO_L19P_0
IP
IP
IP_L02N_0
IP_L02P_0
IP_L07N_0
IP_L07P_0
IP_L10N_0/GCLK9
IP_L10P_0/GCLK8
IP_L16N_0
IP_L16P_0
VCCO_0
VCCO_0
VCCO_0
VCCO_0
IO_L01N_1/A15
IO_L01P_1/A16
IO_L02N_1/A13
IO_L02P_1/A14
IO_L03N_1/VREF_1
1
N.C. (‹)
IO_L03P_1
IO_L03P_1
FT256
Ball
F8
E8
C7
B7
D7
E7
D6
C6
A4
A5
C4
C5
B3
C3
A3
C13
C12
D12
C9
C10
B8
A8
E6
D5
B5
B12
F7
F10
R15
R16
P15
P16
N15
N14
Type
I/O
I/O
250E: N.C.
500E: I/O
1200E: I/O
250E: N.C.
500E: I/O
1200E: I/O
VREF
I/O
I/O
I/O
VREF
I/O
I/O
I/O
DUAL
I/O
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
GCLK
GCLK
INPUT
INPUT
VCCO
VCCO
VCCO
VCCO
DUAL
DUAL
DUAL
DUAL
250E: N.C.
500E: VREF
1200E: VREF
250E: N.C.
500E: I/O
1200E: I/O
DS312-4 (v3.4) November 9, 2006
www.xilinx.com
191
Product Specification