Z8F4822AR020SG Datasheet, PDF (14/323 Pages) Zilog, Inc. – High Performance 8-Bit Microcontrollers

Z8 Encore! XP^® F64xx Series
Product Specification
xiv
Table 34.
Table 35.
Table 36.
Table 37.
Table 38.
Table 39.
Table 40.
Table 41.
Table 42.
Table 43.
Table 44.
Table 45.
Table 46.
Table 47.
Table 48.
Table 49.
Table 50.
Table 51.
Table 52.
Table 53.
Table 54.
Table 55.
Table 56.
Table 57.
Table 58.
Table 59.
Table 60.
Table 61.
Table 62.
Table 63.
Table 64.
Table 65.
Table 66.
Table 67.
Table 68.
Table 69.
IRQ2 Enable High Bit Register (IRQ2ENH) . . . . . . . . . . . . . . . . . . . . . . . 58
IRQ2 Enable Low Bit Register (IRQ2ENL) . . . . . . . . . . . . . . . . . . . . . . . . 59
Interrupt Edge Select Register (IRQES) . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Interrupt Port Select Register (IRQPS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Interrupt Control Register (IRQCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Timer 0–3 High Byte Register (TxH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Timer 0–3 Low Byte Register (TxL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Timer 0–3 Reload High Byte Register (TxRH) . . . . . . . . . . . . . . . . . . . . . . 74
Timer 0–3 Reload Low Byte Register (TxRL) . . . . . . . . . . . . . . . . . . . . . . 74
Timer 0–3 PWM High Byte Register (TxPWMH) . . . . . . . . . . . . . . . . . . . 75
Timer 0–3 PWM Low Byte Register (TxPWML) . . . . . . . . . . . . . . . . . . . . 75
Timer 0–3 Control 0 Register (TxCTL0) . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Timer 0–3 Control 1 Register (TxCTL1) . . . . . . . . . . . . . . . . . . . . . . . . . . 77
Watchdog Timer Approximate Time-Out Delays . . . . . . . . . . . . . . . . . . . . 81
Watchdog Timer Control Register (WDTCTL) . . . . . . . . . . . . . . . . . . . . . 84
Watchdog Timer Events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
Watchdog Timer Reload Upper Byte Register (WDTU) . . . . . . . . . . . . . . 85
Watchdog Timer Reload High Byte Register (WDTH) . . . . . . . . . . . . . . . 86
Watchdog Timer Reload Low Byte Register (WDTL) . . . . . . . . . . . . . . . . 86
UART Transmit Data Register (UxTXD) . . . . . . . . . . . . . . . . . . . . . . . . . . 99
UART Receive Data Register (UxRXD) . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
UART Status 0 Register (UxSTAT0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
UART Status 1 Register (UxSTAT1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
UART Control 0 Register (UxCTL0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
UART Control 1 Register (UxCTL1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
UART Address Compare Register (UxADDR) . . . . . . . . . . . . . . . . . . . . . 105
UART Baud Rate High Byte Register (UxBRH) . . . . . . . . . . . . . . . . . . . 106
UART Baud Rate Low Byte Register (UxBRL) . . . . . . . . . . . . . . . . . . . . 106
UART Baud Rates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
SPI Clock Phase (PHASE) and Clock Polarity (CLKPOL) Operation . . . 117
SPI Data Register (SPIDATA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
SPI Control Register (SPICTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
SPI Status Register (SPISTAT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
SPI Mode Register (SPIMODE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
SPI Diagnostic State Register (SPIDST) . . . . . . . . . . . . . . . . . . . . . . . . . . 126
SPI Baud Rate High Byte Register (SPIBRH) . . . . . . . . . . . . . . . . . . . . . 127
PS019924-0113
PRELIMINARY
List of Tables