EP2S90F1020C5 Datasheet, PDF (540/768 Pages) Altera Corporation – Stratix II Device Handbook, Volume 1

Operational Modes
Figure 6–9. 36-Bit Multiplier
signa (1)
signb (1)
aclr
clock
ena
18
A[17..0]
18
B[17..0]
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
18
A[35..18]
18
B[35..18]
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
signa (2)
signb (2)
36 × 36
Multiplier
Adder
DQ
ENA
CLRN
Data Out
18
A[35..18]
18
B[17..0]
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
18
A[17..0]
18
B[35..18]
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
Notes to Figure 6–9:
(1) These signals are either not registered or registered once to match the pipeline.
(2) These signals are either not registered, registered once, or registered twice to match the data path pipeline.
6–24
Stratix II Device Handbook, Volume 2
Altera Corporation
January 2008