MC912DG128ACPVE Datasheet, PDF (22/478 Pages) Freescale Semiconductor, Inc – Upward compatible with M68HC11 instruction set

List of Tables
Technical Data
22
Freescale Semiconductor, Inc.
14-1 Clock A and Clock B Prescaler. . . . . . . . . . . . . . . . . . . . . . . . 230
14-2 PWM Left-Aligned Boundary Conditions . . . . . . . . . . . . . . . . 240
14-3 PWM Center-Aligned Boundary Conditions . . . . . . . . . . . . . . 240
15-1 Compare Result Output Action . . . . . . . . . . . . . . . . . . . . . . . . 255
15-2 Edge Detector Circuit Configuration . . . . . . . . . . . . . . . . . . . .256
15-3 Prescaler Selection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258
16-1 Baud Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .280
16-2 Loop Mode Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283
16-3 SS Output Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
16-4 SPI Clock Rate Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
17-1 IIC Tap and Prescale Values . . . . . . . . . . . . . . . . . . . . . . . . .310
17-2 IIC Divider and SDA Hold values . . . . . . . . . . . . . . . . . . . . . . 311
18-1 msCAN12 Interrupt Vectors . . . . . . . . . . . . . . . . . . . . . . . . . .337
18-2 msCAN12 vs. CPU operating modes . . . . . . . . . . . . . . . . . . . 338
18-3 Data length codes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .349
18-4 Synchronization jump width . . . . . . . . . . . . . . . . . . . . . . . . . .354
18-5 Baud rate prescaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .354
18-6 Time segment syntax . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .355
18-7 Time segment values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .355
18-8 Identifier Acceptance Mode Settings . . . . . . . . . . . . . . . . . . .362
18-9 Identifier Acceptance Hit Indication . . . . . . . . . . . . . . . . . . . . 362
19-1 Result Data Formats Available . . . . . . . . . . . . . . . . . . . . . . . . 379
19-2 Left Justified ATD Output Codes . . . . . . . . . . . . . . . . . . . . . . 380
19-3 ATD Response to Background Debug Enable . . . . . . . . . . . . 382
19-4 Final Sample Time Selection . . . . . . . . . . . . . . . . . . . . . . . . .383
19-5 Clock Prescaler Values. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .384
19-6 Conversion Sequence Length Coding . . . . . . . . . . . . . . . . . .385
19-7 Result Register Assignment for Different Conversion
Sequences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .385
19-8 Special Channel Conversion Select Coding . . . . . . . . . . . . . .386
19-9 Analog Input Channel Select Coding . . . . . . . . . . . . . . . . . . .387
19-10 Multichannel Mode Result Register Assignment (MULT=1) . .388
20-1 IPIPE Decoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396
20-2 Hardware Commands. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402
20-3 BDM Firmware Commands . . . . . . . . . . . . . . . . . . . . . . . . . .403
20-4 BDM registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .405
20-5 TTAGO Decoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .410
20-6 REGN Decoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .410
MC68HC912DT128A — Rev 4.0
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