EP1SGX10DF672C6 Datasheet, PDF (130/272 Pages) Altera Corporation – Section I. Stratix GX Device Family Data Sheet

Digital Signal Processing Block
Figure 4–38. Four-Multipliers Adder Mode
shiftin B
signa (1)
signb (1)
aclr
clock
ena
shiftin A
Data A
Data B
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
Adder/Subtractor
Data A
Data B
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
addnsub1 (2)
signa (2)
signb (2)
addnsub3 (2)
Summation
DQ
ENA
CLRN
Data Out
Data A
Data B
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
Adder/Subtractor
Data A
Data B
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
shiftout B shiftout A
Notes to Figure 4–38:
(1) These signals are not registered or registered once to match the data path pipeline.
(2) These signals are not registered, registered once, or registered twice for latency to match the data path pipeline.
4–64
Stratix GX Device Handbook, Volume 1
Altera Corporation
February 2005