EP1SGX10DF672C6 Datasheet, PDF (127/272 Pages) Altera Corporation – Section I. Stratix GX Device Family Data Sheet

Stratix GX Architecture
Figure 4–35. 36 × 36 Multiply Mode
signa (1)
signb (1)
aclr
clock
ena
A[17..0]
B[17..0]
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
A[35..18]
B[35..18]
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
signa (2)
signb (2)
36 × 36
Multiplier
Adder
DQ
ENA
CLRN
Data Out
A[35..18]
B[17..0]
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
A[17..0]
B[35..18]
DQ
ENA
CLRN
DQ
ENA
CLRN
DQ
ENA
CLRN
Notes to Figure 4–35:
(1) These signals are not registered or registered once to match the pipeline.
(2) These signals are not registered, registered once, or registered twice for latency to match the pipeline.
Altera Corporation
February 2005
4–61
Stratix GX Device Handbook, Volume 1