301467-005 Datasheet, PDF (49/426 Pages) Intel Corporation – Express Chipset

Signal Description
R
Table 2-3. System Memory (DDR) Reset and S3 States
Interface
Signal Name
I/O
State During
RSTIN#
Assertion
State After RSTIN#
De-assertion
S3
System
Channel A
Memory
(DDR)
SCLK_A[5:0]
O
TRI
TRI
TRI
SCLK_A[5:0]#
O
TRI
TRI
TRI
SMA_A[13:9]
O
TRI
TRI
TRI
SMA_A[8]
O
LV
LV
LV
SMA_A[7:6]
O
TRI
TRI
TRI
SMA_A[5]
O
LV
LV
LV
SMA_A[4:0]
O
TRI
TRI
TRI
SBS_A[2:0]
O
TRI
TRI
TRI
SCS_A[3]#
O
TRI
TRI
TRI
SCS_A[2:1]#
O
LV
LV
LV
SCS_A[0]#
O
TRI
TRI
TRI
SRAS_A#
O
TRI
TRI
TRI
SCAS_A#
O
LV
LV
LV
SWE_A#
O
TRI
TRI
TRI
SDQ_A[63:0]
I/O
TRI
TRI
TRI
SDM_A[7:0]
O
TRI
TRI
TRI
SDQS_A[7:0]
I/O
TRI
TRI
TRI
SDQS_A[7:0]#
I/O
TRI
TRI
TRI
SCKE_A[3:0]
O
LV
LV
LV
System
Channel B
Memory
(DDR)
SCLK_B[5:0]
O
TRI
TRI
TRI
SCLK_B[5:0]#
O
TRI
TRI
TRI
SMA_B[13:0]
O
TRI
TRI
TRI
SMA_B[0]
O
LV
LV
LV
SBS_B[2]
O
TRI
TRI
TRI
SBS_B[1]
O
LV
LV
LV
SBS_B[0]
O
TRI
TRI
TRI
SCS_B[3]#
O
LV
LV
LV
SCS_B[2:0]#
O
TRI
TRI
TRI
SRAS_B#
O
TRI
TRI
TRI
SCAS_B#
O
TRI
TRI
TRI
Pull-up/
Pull-down
Datasheet
49