AMD-K6-2E Datasheet, PDF (329/332 Pages) Advanced Micro Devices – AMD-K6™-2E Embedded Processor

22529B/0—January 2000
Preliminary Information
AMD-K6™-2E Processor Data Sheet
M
M/IO# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Machine-Check Address Register (MCAR) . . . . . .40–41, 182
Machine-Check Exception . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Machine-Check Type Register (MCTR) . . . . . . . . .40–41, 182
Maskable Interrupt. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
MCAR. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40–41, 182
MCTR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40–41, 182
Memory
management registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
or I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
read and write, misaligned single-transfer . . . . . . . . . . 140
read and write, single-transfer . . . . . . . . . . . . . . . . . . . . 138
reads and writes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
type range registers (MTRR) . . . . . . . . . . . . . . . . . . . 45, 207
MESI. . . . . . . . . . . . . . . . . . . . . . . . . 1, 148, 152, 198, 202, 204
bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12, 186, 188
states in the data cache . . . . . . . . . . . . . . . . . . . . . . . . . . 186
Microarchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1, 7
branch prediction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
centralized scheduler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
decoders. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
enhanced RISC86 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
execution units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
instruction fetching and decode . . . . . . . . . . . . . . . . . . . . 13
instruction prefetch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
predecode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Misaligned
I/O read and write. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
I/O transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
single-transfer memory read and write . . . . . . . . . 140–141
MMX Technology . . . . . . . . . . . . . . . . . . . . . 15–16, 18–20, 23
3DNow!™ registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
data types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
INIT state. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
instruction compatibility, floating-point and . . . . . . . . . 216
instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56, 78, 216
registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
RESET state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118, 179
Model-Specific Registers (MSR) . . . . . . . . . . . . . . . . . . . . . . 40
MSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
MTRR. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45, 207
Multimedia
and 3DNow!™ execution units . . . . . . . . . . . . . . . . . . . . 215
execution unit . . . . . . . . . . . . . . . . . . . . . . . . . . . .19–20, 215
functional unit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
N
NA#. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Negated . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
Next Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
NMI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
No-Connect Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
Non-Maskable Interrupt. . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Non-Pipelined Single-Transfer Memory Read/Write and
Write Delayed by EWBE# . . . . . . . . . . . . . . . . . . . . 139
O
Operating Ranges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
OPN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
Index
Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
Ordering Part Number (OPN). . . . . . . . . . . . . . . . . . . . . . . 305
Output
delay timings for 100-MHz bus operation . . . . . . . . . . . 270
delay timings for 66-MHz bus operation . . . . . . . . . . . . 274
pin float conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
signal state after RESET. . . . . . . . . . . . . . . . . . . . . . . . . 180
signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
valid delay timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
P
Package
321-pin staggered CPGA . . . . . . . . . . . . . . . . . . . . . . . . . 303
Socket 7 platform. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303
Super7™ platform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
thermal specification. . . . . . . . . . . . . . . . . . . . . . . . . . . . 285
Packed Decimal Data Register . . . . . . . . . . . . . . . . . . . . . . . 30
Page
cache disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
directory entry (PDE) . . . . . . . . . . . . . . . . . . . . . 50–51, 188
flush/invalidate register (PFIR) . . . . .40, 46, 182, 200–201
table entry (PTE) . . . . . . . . . . . . . . . . . . . . . . . . . 50, 52, 188
writethrough. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
Paging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Parity. . . . . . . . . . . . . . . . . . . . . . . . . 83, 90, 92, 100, 116, 138
bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90, 100, 116
check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90–91, 100, 116
error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91, 116, 154, 231
flags . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Part Numbers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
PCD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115, 188–189, 196
PCHK# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
PFIR . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40, 46, 182, 200–201
Pins
connection requirements . . . . . . . . . . . . . . . . . . . . . . . . 264
designation diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . 299
designations by functional grouping . . . . . . . . . . . . . . . 301
float conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
Pipeline. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136–137, 142
address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8, 10, 12, 19, 21
data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
register X and Y . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Pipelined. . . . . . . . . . . . . . . . 19, 114, 137, 142–143, 160, 185
burst reads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
cycles. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13, 88, 99
design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Pointer, Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Power
and grounding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262
connections. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262
consumption and thermal resistance . . . . . . . . . . . . . . . 287
derating based on lower CPU frequencies . . . . . . . . . . 260
dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258
low-power devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261
standard-power devices . . . . . . . . . . . . . . . . . . . . . . . 260
Power-on Configuration and Initialization . . . . . . . . . . . . 179
Precision Real Data Registers . . . . . . . . . . . . . . . . . . . . . . . 30
Predecode Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13, 187
PREFETCH Instruction . . . . . . . . . . . . . . . . . . . . . . . . 16, 197
311