MC68HC08BD24 Datasheet, PDF (16/244 Pages) Motorola, Inc – HCMOS Microcontroller Unit

Technical Data
16
Figure
Title
Page
7-14
7-15
7-16
7-17
7-18
7-19
7-20
Wait Recovery from Interrupt or Break . . . . . . . . . . . . . . . . . . . 96
Wait Recovery from Internal Reset. . . . . . . . . . . . . . . . . . . . . . 96
Stop Mode Entry Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Stop Mode Recovery from Interrupt or Break . . . . . . . . . . . . . . 97
SIM Break Status Register (SBSR) . . . . . . . . . . . . . . . . . . . . . 98
SIM Reset Status Register (SRSR) . . . . . . . . . . . . . . . . . . . . . 99
SIM Break Flag Control Register (SBFCR) . . . . . . . . . . . . . . 100
8-1 Oscillator External Connections . . . . . . . . . . . . . . . . . . . . . . .102
9-1 Monitor Mode Circuit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
9-2 Monitor Data Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
9-3 Sample Monitor Waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . 109
9-4 Read Transaction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .110
9-5 Break Transaction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .110
10-1
10-2
10-3
10-4
10-5
10-6
10-7
10-8
TIM Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
PWM Period and Pulse Width . . . . . . . . . . . . . . . . . . . . . . . . 122
TIM Status and Control Register (TSC) . . . . . . . . . . . . . . . . . 127
TIM Counter Registers (TCNTH:TCNTL) . . . . . . . . . . . . . . . . 130
TIM Counter Modulo Registers (TMODH:TMODL). . . . . . . . . 131
TIM Channel Status and Control Registers (TSC0:TSC1) . . . 132
CHxMAX Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .135
TIM Channel Registers (TCH0H/L:TCH1H/L). . . . . . . . . . . . . 136
11-1 PWM Data Registers 0 to 15 (0PWM–15PWM) . . . . . . . . . . . 140
11-2 PWM Control Register 1 and 2 (PWMCR1:PWMCR2). . . . . . 141
11-3 8-Bit PWM Output Waveforms . . . . . . . . . . . . . . . . . . . . . . . . 142
12-1
12-2
12-3
12-4
ADC Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
ADC Status and Control Register (ADSCR) . . . . . . . . . . . . . . 148
ADC Data Register (ADR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
ADC Input Clock Register (ADICLK) . . . . . . . . . . . . . . . . . . . 151
13-1 DDC Address Register (DADR) . . . . . . . . . . . . . . . . . . . . . . .156
13-2 DDC2 Address Register (D2ADR) . . . . . . . . . . . . . . . . . . . . . 157
MC68HC08BD24 — Rev. 1.1
Freescale Semiconductor