T8207 Datasheet, PDF (78/158 Pages) Agere Systems – ATM Interconnect

CelXpres T8207
ATM Interconnect
Advance Data Sheet
September 2001
13 JTAG Test Access Port (continued)
Table 22. Boundary-Scan Register Descriptions (continued)
Boundary-Scan
Register Bit
180
181
Name
U_RXENB(0)
U_RXENB_OE
182—184
185
186
187
188
189
190
U_RXENB(1) –
U_RXENB(3)
U_RXPRTY
U_RXSOC
U_SHR_I
U_SHR_O_OE
U_SHR_O
U_TXADDR_OE
191—195
196
U_TXADD(0:4)
U_TXCLAV0_OE
197
198—200
201
202
203
U_TXCLV0
U_TXCLV1 – U_TXCLV3
U_TXCLK_OE
U_TXCLK
U_TXDATA_OE
204—211
212
213
214
U_TXDAT(0:7)
U_TXENB0_OE
U_TXENB0
U_TXENB_OE
215—217
218
U_TXENB1 – U_TXENB3
U_TXPRTY_OE
219
U_TXPRTY
220
U_TXSOC_OE
221
U_TXSOC
Pin Name
Description
u_rxenb*[0]
—
u_rxenb*[1:3]
Bidirectional.
U_RXENB(3:1) are inputs when U_RXENB_OE =
0.
Bidirectional.
u_rxprty
u_rxsoc
u_shr_i
—
u_shr_o
—
u_txaddr[0:4]
—
u_txclav[0]
u_txclav[1:3]
—
u_txclk
—
u_txdata[0:7]
—
u_txenb*[0]
—
u_txenb*[1:3]
—
u_txprty
—
u_txsoc
Input.
Input.
Input.
U_SHR_O is an input when U_SHR_O_OE = 0.
Bidirectional.
U_TXADD(4:0) are inputs when U_TXADDR_OE
= 0.
Bidirectional.
U_TXCLV0 is an input when U_TXCLAV0_OE =
0.
Bidirectional.
Input.
U_TXCLK is an input when U_TXCLK_OE = 0.
Bidirectional.
U_TXDAT(7:0) are high impedance when
U_TXDATA_OE = 0.
3-statable output.
U_TXENB0 is an input when U_TXENB0_OE = 0.
Bidirectional.
U_TXENB1, U_TXENB2, and U_TXENB3 are
high impedance when U_TXENB_OE = 0.
3-statable output.
U_TXPRTY is an input when U_TXPRTY_OE =
0.
Bidirectional.
U_TXSOC is high impedance when
U_TXSOC_OE = 0.
3-statable output.
78
Agere Systems Inc.