AMD-K6 Datasheet, PDF (344/346 Pages) Advanced Micro Devices – AMD-K6 Processor

AMD-K6^® Processor Data Sheet
Preliminary Information
20695H/0—March 1998
L
L1 Cache Inhibit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
Limit, Write Allocate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
Line Fills, Cache- . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176
LOCK# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
Locked Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
Locked Operation with BOFF# Intervention . . . . . . . . . . . 154
Locked Operation, Basic . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
Logic
branch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
branch-prediction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18–19
external support of floating-point exceptions . . . . . . . . 189
symbol diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77, 285
M
M/IO# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
Machine Check Exception . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
Maskable Interrupt. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
MCAR. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37, 170
MCTR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37–38, 170
Memory or I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
Memory Read and Write, Misaligned Single-Transfer . . . 128
Memory Read and Write, Single-Transfer . . . . . . . . . . . . . 126
Memory Reads and Writes. . . . . . . . . . . . . . . . . . . . . . . . . . 126
MESI. . . . . . . . . . . . . 5, 11, 136, 140, 172, 182, 185, 187, 277
bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12, 172–173
states in the data cache . . . . . . . . . . . . . . . . . . . . . . . . . . 172
Microarchitecture Overview, AMD-K6 Processor . . . . . . . . . 7
Microarchitecture, Enhanced RISC86 . . . . . . . . . . . . . . . . . . 8
Misaligned I/O Read and Write. . . . . . . . . . . . . . . . . . . . . . 135
Misaligned Single-Transfer Memory Read and Write. . . . 128
MMX
exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
instruction compatibility, floating-point and . . . . . . . . . 191
registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Mode, Tri-State Test . . . . . . . . . . . . . . . . . . . . . . . . . . . 204, 299
Model 6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1, 3, 275
Model 7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1, 3, 275
Model-specific registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
MSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37, 281
Multimedia Execution Unit . . . . . . . . . . . . . . . . . . . . . . . . . 191
N
NA#. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
Next Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
NMI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106, 224
No-connect Pins. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110, 231
Non-Maskable Interrupt. . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
Non-Pipelined . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127, 176
O
Operating Ranges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233, 305
Operation, Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
OPN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273, 321
Ordering Part Number . . . . . . . . . . . . . . . . . . . . . . . . . 273, 321
Organization, Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . 171, 293
Output Delay Timings for 60-MHz Bus Operation . . . . . . . 248
Output Delay Timings for 66-MHz Bus Operation . . . . . . . 244
Output Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168, 291
326
P
Package Specifications . . . . . . . . . . . . . . . . . . . . . . . . 271, 319
Package Thermal Specifications . . . . . . . . . . . . . . . . 259, 313
Page Cache Disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Page Directory Entry (PDE) . . . . . . . . . . . . . . . . . . 43–44, 174
Page Table Entry (PTE). . . . . . . . . . . . . . . . . . . . . . 43, 45, 174
Page Writethrough. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
Paging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Parity. . . . . . . . . . . . . . . . . . . . . . 77, 83, 85, 93, 108, 126, 285
bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83, 93, 108
check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83–84, 93
error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84, 108, 142, 206
flags . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
Parity Check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
Part number . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273, 321
PCD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107, 174, 180
PCHK# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
Pin Connection Requirements . . . . . . . . . . . . . . . . . . . . . . 231
Pin Description Diagram. . . . . . . . . . . . . . . . . . . . . . . 267, 315
Pin Designations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269, 317
Pipeline. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19, 124–125, 130
Pipeline Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Pipeline, Six-stage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8–9
Pipelined. . . . . . . . . . . . 11, 106, 125, 130–131, 148, 171, 182
Pipelined Burst Reads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
Pipelined Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12, 81, 92
Pipelined Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Pointer, Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Power and Grounding . . . . . . . . . . . . . . . . . . . . . . . . . 229, 303
Power Connections. . . . . . . . . . . . . . . . . . . . . . . . . . . . 229, 303
Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235, 307
Power-on Configuration and Initialization . . . . . . . . 167, 291
Predecode Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11–12, 172
Prefetching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12, 181
PWT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
R
Ranges, Operating . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233, 305
Ratings, Absolute. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233, 305
Read and Write, Basic I/O. . . . . . . . . . . . . . . . . . . . . . . . . . 134
Read and Write, Misaligned I/O . . . . . . . . . . . . . . . . . . . . . 135
Reads, Burst Reads and Pipelined Burst. . . . . . . . . . . . . . 130
Register
boundary scan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
bypass (BR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
data Types, floating-point . . . . . . . . . . . . . . . . . . . . . . . . . 28
debug. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34, 216
floating-point . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
general-purpose . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21, 281
SYSCALL/SYSRET Target Address (STAR) . . . . . . . . . 282
Registers . . . . . . . . . . . . . . . . . . . . . . 9, 21, 168, 191, 281, 291
descriptors and gates. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
device identification (DIR) . . . . . . . . . . . . . . . . . . . 210, 300
DR3–DR0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
DR5–DR4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
DR6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
DR7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
EFLAGS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
extended feature enable register (EFER). . . . . . . . . . . 282
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