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K4Y50164UC Datasheet, PDF (49/76 Pages) Samsung semiconductor – 512Mbit XDR TM DRAM(C-die)
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K4Y50164UC
K4Y50084UC
K4Y50044UC
K4Y50024UC
XDRTM DRAM
Table 11 : XDR DRAM WDSL-to-Core/DQ/SC Map (First Generation x16/x8/x4/x2 XDR DRAM, BL = 16)
DQ Pins ‘
WDSL Core
Word Load Order
x16
x8
x4
x2
Core Word
x2 x4 x8 x16
WD[n][15:0]
SC[3:2] SC[3:2] SC[3:2] SC[3:2] SC[3:2] SC[3:2] SC[3:2] SC[3:1] SC[3:1] SC[3:1] SC[3:1] SC[3:1] SC[3:1] SC[3:1] SC[3:1]
=xx = 0x = 1x = 00 = 01 = 10 = 11 = 000 = 001 = 010 = 011 = 100 = 101 = 110 = 111
LOGICAL VIEW OF XDR DRAM
Word Written (1 = Written, 0 = Not Written)
DQ0 DQ0 DQ0 DQ0 WD[0][15:0] WDSL Word 8
1
1
0
1
0
0
0
1
0
0
0
0
0
0
0
DQ1 DQ1 DQ1 DQ1 WD[1][15:0] WDSL Word 7
1
1
0
1
0
0
0
1
0
0
0
0
0
0
0
DQ0 DQ2 DQ2 DQ2 WD[2][15:0] WDSL Word 12 1
1
0
1
0
0
0
0
1
0
0
0
0
0
0
DQ1 DQ3 DQ3 DQ3 WD[3][15:0] WDSL Word 3
1
1
0
1
0
0
0
0
1
0
0
0
0
0
0
DQ0 DQ0 DQ4 DQ4 WD[4][15:0] WDSL Word 10 1
1
0
0
1
0
0
0
0
1
0
0
0
0
0
DQ1 DQ1 DQ5 DQ5 WD[5][15:0] WDSL Word 5
1
1
0
0
1
0
0
0
0
1
0
0
0
0
0
DQ0 DQ2 DQ6 DQ6 WD[6][15:0] WDSL Word 14 1
1
0
0
1
0
0
0
0
0
1
0
0
0
0
DQ1 DQ3 DQ7 DQ7 WD[7][15:0] WDSL Word 1
1
1
0
0
1
0
0
0
0
0
1
0
0
0
0
DQ0 DQ0 DQ0 DQ8 WD[8][15:0] WDSL Word 9
1
0
1
0
0
1
0
0
0
0
0
1
0
0
0
DQ1 DQ1 DQ1 DQ9 WD[9][15:0] WDSL Word 6
1
0
1
0
0
1
0
0
0
0
0
1
0
0
0
DQ0 DQ2 DQ2 DQ10 WD[10][15:0] WDSL Word 13 1
0
1
0
0
1
0
0
0
0
0
0
1
0
0
DQ1 DQ3 DQ3 DQ11 WD[11][15:0] WDSL Word 2
1
0
1
0
0
1
0
0
0
0
0
0
1
0
0
DQ0 DQ0 DQ4 DQ12 WD[12][15:0] WDSL Word 11 1
0
1
0
0
0
1
0
0
0
0
0
0
1
0
DQ1 DQ1 DQ5 DQ13 WD[13][15:0] WDSL Word 4
1
0
1
0
0
0
1
0
0
0
0
0
0
1
0
DQ0 DQ2 DQ6 DQ14 WD[14][15:0] WDSL Word 15 1
0
1
0
0
0
1
0
0
0
0
0
0
0
1
DQ1 DQ3 DQ7 DQ15 WD[15][15:0] WDSL Word 0
1
0
1
0
0
0
1
0
0
0
0
0
0
0
1
PHYSICAL VIEW OF XDR DRAM
Word Written (1 = Written, 0 = Not Written)
DQ14 WD[14][15:0] WDSL Word 15 1
0
1
0
0
0
1
0
0
0
0
0
0
0
1
DQ6
DQ6 WD[6][15:0] WDSL Word 14 1
1
0
0
1
0
0
0
0
0
1
0
0
0
0
DQ2
DQ10 WD[10][15:0] WDSL Word 13 1
0
1
0
0
1
0
0
0
0
0
0
1
0
0
DQ2
DQ2 WD[2][15:0] WDSL Word 12 1
1
0
1
0
0
0
0
1
0
0
0
0
0
0
DQ0
DQ12 WD[12][15:0] WDSL Word 11 1
0
1
0
0
0
1
0
0
0
0
0
0
1
0
DQ4
DQ4 WD[4][15:0] WDSL Word 10 1
1
0
0
1
0
0
0
0
1
0
0
0
0
0
DQ0
DQ8 WD[8][15:0] WDSL Word 9
1
0
1
0
0
1
0
0
0
0
0
1
0
0
0
DQ0
DQ0 WD[0][15:0] WDSL Word 8
1
1
0
1
0
0
0
1
0
0
0
0
0
0
0
DQ1 WD[1][15:0] WDSL Word 7
1
1
0
1
0
0
0
1
0
0
0
0
0
0
0
DQ1
DQ9 WD[9][15:0] WDSL Word 6
1
0
1
0
0
1
0
0
0
0
0
1
0
0
0
DQ1
DQ5 WD[5][15:0] WDSL Word 5
1
1
0
0
1
0
0
0
0
1
0
0
0
0
0
DQ5
DQ13 WD[13][15:0] WDSL Word 4
1
0
1
0
0
0
1
0
0
0
0
0
0
1
0
DQ1
DQ3 WD[3][15:0] WDSL Word 3
1
1
0
1
0
0
0
0
1
0
0
0
0
0
0
DQ3
DQ11 WD[11][15:0] WDSL Word 2
1
0
1
0
0
1
0
0
0
0
0
0
1
0
0
DQ3
DQ7 WD[7][15:0] WDSL Word 1
1
1
0
0
1
0
0
0
0
0
1
0
0
0
0
DQ7
DQ15 WD[15][15:0] WDSL Word 0
1
0
1
0
0
0
1
0
0
0
0
0
0
0
1
Table 12 : Core Data Word-to-WDSL Formata
DQ Serialization Order
CFM/PCLK Cycle
Symbol (Bit) Time
t0 t1
Bit Transmitted on DQ pins D0 D1
WDSL Byte/Bit Transfer Order
Core Word
WDSL Byte Order
SWD Field of Serial Packet 7
6
Bit Transmitted on CMD pin D15 D11
Cycle 0
t2 t3 t4 t5
D2 D3 D4 D5
WDSL Byte 0
5
4
3
2
D7 D3 D14 D10
t6 t7 t8 t9
D6 D7 D8 D9
Core Word WD[n][15:0]
1
0
7
6
D6 D2 D13 D9
Cycle 1
t10 t11 t12 t13 t14 t15
D10 D11 D12 D13 D14 D15
WDSL Byte 1
5
4
3
2
1
0
D5 D1 D12 D8 D4 D0
a. Applies for first generation x16/x8/x4/x2 XDR DRAM with BL=16
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Rev. 1.1 August 2006
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