MC68HC08AZ32A Datasheet, PDF (21/456 Pages) Motorola, Inc – HCMOS Microcontroller Unit

Freescale Semiconductor, Inc.
List of Figures
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348
20-12 Standard Identifier Mapping . . . . . . . . . . . . . . . . . . . . . . . . . .350
20-13 Transmit Buffer Priority Register (TBPR) . . . . . . . . . . . . . . . . 352
20-14 MSCAN08 Control Register Structure . . . . . . . . . . . . . . . . . . 353
20-15 Module Control Register 0 (CMCR0) . . . . . . . . . . . . . . . . . . .355
20-16 Module Control Register (CMCR1). . . . . . . . . . . . . . . . . . . . . 357
20-17 Bus Timing Register 0 (CBTR0) . . . . . . . . . . . . . . . . . . . . . . . 358
20-18 Bus Timing Register 1 (CBTR1) . . . . . . . . . . . . . . . . . . . . . . . 359
20-19 Receiver Flag Register (CRFLG) . . . . . . . . . . . . . . . . . . . . . . 361
20-20 Receiver Interrupt Enable Register (CRIER) . . . . . . . . . . . . . 363
20-21 Transmitter Flag Register (CTFLG) . . . . . . . . . . . . . . . . . . . . 365
20-22 Transmitter Control Register (CTCR) . . . . . . . . . . . . . . . . . . . 366
20-23 Identifier Acceptance Control Register (CIDAC). . . . . . . . . . . 367
20-24 Receiver Error Counter (CRXERR) . . . . . . . . . . . . . . . . . . . . 369
20-25 Transmit Error Counter (CTXERR). . . . . . . . . . . . . . . . . . . . . 369
20-26 Identifier Acceptance Registers (CIDAR0–CIDAR3) . . . . . . . 370
20-27 Identifier Mask Registers (CIDMR0–CIDMR3) . . . . . . . . . . . . 371
21-1 Keyboard Module Block Diagram . . . . . . . . . . . . . . . . . . . . 375
21-2 I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375
21-3 Keyboard Status and Control Register (KBSCR) . . . . . . . . . . 379
21-4 Keyboard Interrupt Enable Register (KBIER) . . . . . . . . . . . . . 380
22-1 TIMA Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383
22-2 TIMA I/O Register Summary. . . . . . . . . . . . . . . . . . . . . . . . . . 384
22-3 PWM Period and Pulse Width . . . . . . . . . . . . . . . . . . . . . . . . 390
22-4 TIMA Status and Control Register (TASC) . . . . . . . . . . . . . . .398
22-5 TIMA Counter Registers (TACNTH and TACNTL) . . . . . . . . . 400
22-6 TIMA Counter Modulo Registers (TAMODH and TAMODL) . 401
22-7 TIMA Channel Status and Control Registers (TASC0–TASC5)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403
22-8 CHxMAX Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 407
22-9 TIMA Channel Registers (TACH0H/L–TACH5H/L) . . . . . . . . 408
23-1 ADC Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 413
23-2 ADC Status and Control Register (ADSCR) . . . . . . . . . . . . . . 417
23-3 ADC Data Register (ADR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 420
23-4 ADC Input Clock Register (ADICLK) . . . . . . . . . . . . . . . . . . .420
24-1 SPI Master Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . .430
24-2 SPI Slave Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . 431
24-3 64-pin QFP (Case #840B) . . . . . . . . . . . . . . . . . . . . . . . . . . . 436
MC68HC08AZ32A — Rev 1.0
MOTOROLA
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Technical Data
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