MC68HC08AS20 Datasheet, PDF (16/386 Pages) Freescale Semiconductor, Inc – M68HC08 Microcontrollers

Advance Information
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Section 20. Byte Data Link Controller–Digital (BDLC–D)
20.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .317
20.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319
20.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319
20.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .320
20.4.1 BDLC Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . 322
20.4.1.1 Power Off Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322
20.4.1.2 Reset Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
20.4.1.3 Run Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
20.4.1.4 BDLC Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
20.4.1.5 BDLC Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
20.4.1.6 Digital Loopback Mode . . . . . . . . . . . . . . . . . . . . . . . . . 324
20.4.1.7 Analog Loopback Mode . . . . . . . . . . . . . . . . . . . . . . . . . 324
20.5 BDLC MUX Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325
20.5.1 Rx Digital Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326
20.5.1.1 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326
20.5.1.2 Performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327
20.5.2 J1850 Frame Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328
20.5.3 J1850 VPW Symbols. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331
20.5.4 J1850 VPW Valid/Invalid Bits and Symbols . . . . . . . . . . . 334
20.5.5 Message Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
20.6 BDLC Protocol Handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340
20.6.1 Protocol Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
20.6.2 Rx and Tx Shift Registers . . . . . . . . . . . . . . . . . . . . . . . . . 341
20.6.3 Rx and Tx Shadow Registers . . . . . . . . . . . . . . . . . . . . . . 342
20.6.4 Digital Loopback Multiplexer . . . . . . . . . . . . . . . . . . . . . . . 342
20.6.5 State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .342
20.6.5.1 4X Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342
20.6.5.2 Receiving a Message in Block Mode . . . . . . . . . . . . . . . 343
20.6.5.3 Transmitting a Message in Block Mode . . . . . . . . . . . . . 343
20.6.5.4 J1850 Bus Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343
20.6.5.5 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345
20.7 BDLC CPU Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
20.7.1 BDLC Analog and Roundtrip Delay. . . . . . . . . . . . . . . . . . 346
20.7.2 BDLC Control Register 1. . . . . . . . . . . . . . . . . . . . . . . . . . 348
20.7.3 BDLC Control Register 2. . . . . . . . . . . . . . . . . . . . . . . . . . 351
MC68HC08AS20 —Rev. 4.1
Freescale Semiconductor