DS540 Datasheet, PDF (38/45 Pages) Xilinx, Inc – Supports PCIe access to PLB space

LogiCORE IP PLBv46 RC/EP Bridge for PCI Express (v4.07.a)
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# System level clock constraints
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Net system_clk_pin TNM_NET = system_clk_pin;
TIMESPEC TS_system_clk_pin = PERIOD system_clk_pin 10 ns;
Net int_ref_clk TNM_NET = int_ref_clk;
TIMESPEC TS_int_ref_clk = PERIOD int_ref_clk 10 ns;
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# PCIe TX/RX pin location constraints
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Net RXN_pin<0> LOC=AF1;
Net RXN_pin<0> IOSTANDARD = LVDS_25;
Net RXP_pin<0> LOC=AE1;
Net RXP_pin<0> IOSTANDARD = LVDS_25;
Net TXN_pin<0> LOC=AE2;
Net TXN_pin<0> IOSTANDARD = LVDS_25;
Net TXP_pin<0> LOC=AD2;
Net TXP_pin<0> IOSTANDARD = LVDS_25;
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# Timing constraints
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Net "plbv46_pcie_0/*core_clk" PERIOD = 4 ns;
Net "plbv46_pcie_0/*Bridge_Clk" PERIOD = 8 ns;
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# PCI Express Block placement
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INST "plbv46_pcie_0/*pcie_ep" LOC = PCIE_X0Y0;
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# Physical Constraints
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# Block RAM placement
INST "plbv46_pcie_0/*pcie_blk/pcie_mim_wrapper_i/bram_retry/generate_sdp.ram_sdp_inst"
LOC = RAMB36_X4Y4;
DS540 June 22, 2011
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Product Specification