DS540 Datasheet, PDF (36/45 Pages) Xilinx, Inc – Supports PCIe access to PLB space

LogiCORE IP PLBv46 RC/EP Bridge for PCI Express (v4.07.a)
Net system_reset_pin LOC=AF21;
Net system_reset_pin IOSTANDARD=LVCMOS33;
Net perstn_pin LOC=E14;
Net perstn_pin IOSTANDARD=LVCMOS33;
Net ref_clk_p_pin<0> LOC=Y4;
Net ref_clk_n_pin<0> LOC=Y3;
###############################################################################
# System level clock constraints
###############################################################################
Net system_clk_pin TNM_NET = system_clk_pin;
TIMESPEC TS_system_clk_pin = PERIOD system_clk_pin 10 ns;
Net int_ref_clk TNM_NET = int_ref_clk;
TIMESPEC TS_int_ref_clk = PERIOD int_ref_clk 10 ns;
###############################################################################
# PCIe TX/RX pin location constraints
###############################################################################
Net TXP_pin<0>
LOC = V2;
Net TXP_pin<0> IOSTANDARD = LVDS_25;
Net TXN_pin<0>
LOC = W2;
Net TXN_pin<0> IOSTANDARD = LVDS_25;
Net RXP_pin<0>
LOC = W1;
Net RXP_pin<0> IOSTANDARD = LVDS_25;
Net RXN_pin<0>
LOC = Y1;
Net TXP_pin<0> IOSTANDARD = LVDS_25;
################################################################################
# Timing constraints
################################################################################
NET "plbv46_pcie_0/*core_clk" PERIOD = 4 ns;
NET "plbv46_pcie_0/*Bridge_Clk" PERIOD = 8 ns;
###############################################################################
# Physical Constraints
###############################################################################
# Block RAM placement
DS540 June 22, 2011
www.xilinx.com
36
Product Specification