DS540 Datasheet, PDF (34/45 Pages) Xilinx, Inc – Supports PCIe access to PLB space

LogiCORE IP PLBv46 RC/EP Bridge for PCI Express (v4.07.a)
ML505 Constraints
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# System level pin location constraints
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Net system_clk_pin LOC=AH15; #100MHz
Net system_clk_pin IOSTANDARD = LVCMOS33;
Net system_reset_pin LOC=E9;
Net system_reset_pin IOSTANDARD=LVCMOS33;
Net perstn_pin LOC=W10;
Net perstn_pin IOSTANDARD=LVCMOS33;
Net ref_clk_p_pin<0> LOC=AF4;
Net ref_clk_n_pin<0> LOC=AF3;
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# System level clock constraints
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Net system_clk_pin TNM_NET = system_clk_pin;
TIMESPEC TS_system_clk_pin = PERIOD system_clk_pin 10 ns;
Net int_ref_clk TNM_NET = int_ref_clk;
TIMESPEC TS_int_ref_clk = PERIOD int_ref_clk 10 ns;
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# PCIe TX/RX pin location constraints
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Net RXN_pin<0> LOC=AF1;
Net RXN_pin<0> IOSTANDARD = LVDS_25;
Net RXP_pin<0> LOC=AE1;
Net RXP_pin<0> IOSTANDARD = LVDS_25;
Net TXN_pin<0> LOC=AE2;
Net TXN_pin<0> IOSTANDARD = LVDS_25;
Net TXP_pin<0> LOC=AD2;
Net TXP_pin<0> IOSTANDARD = LVDS_25;
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# Timing constraints
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DS540 June 22, 2011
www.xilinx.com
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Product Specification