C515A_9708 Datasheet, PDF (180/182 Pages) Siemens Semiconductor Group – 8-Bit CMOS Microcontroller

Index
C515A
EX6. . . . . . . . . . . . . . . . . . . . . 3-14, 7-5, 7-8
Execution of instructions . . . . . . . . . . . . 2-4
EXEN2 . . . . . . . . . . . . . . . . . 3-14, 6-27, 7-5
EXF2 . . . . . . . . . . . . . . . . . . 3-15, 6-27, 7-8
External bus interface. . . . . . . . . . 4-1 to 4-4
ALE signal. . . . . . . . . . . . . . . . . . . . . . 4-4
Overlapping of data/program memory 4-3
Program memory access . . . . . . . . . . 4-3
Program/data memory timing . . . . . . . 4-2
PSEN signal . . . . . . . . . . . . . . . . . . . . 4-3
Role of P0 and P2. . . . . . . . . . . . . . . . 4-1
F
F0 . . . . . . . . . . . . . . . . . . . . . . . . . 2-3, 3-15
F1 . . . . . . . . . . . . . . . . . . . . . . . . . 2-3, 3-15
Fail save mechanisms . . . . . . . . . 8-1 to 8-9
Fast power-on reset . . . . . . . . . . . . 5-3, 8-9
Features . . . . . . . . . . . . . . . . . . . . . . . . . 1-2
Functional units . . . . . . . . . . . . . . . . . . . 1-1
Fundamental structure . . . . . . . . . . . . . . 2-1
G
GATE . . . . . . . . . . . . . . . . . . . . . 3-14, 6-17
GF0 . . . . . . . . . . . . . . . . . . . . . . . 3-14, 9-1
GF1 . . . . . . . . . . . . . . . . . . . . . . . 3-14, 9-1
H
Hardware reset. . . . . . . . . . . . . . . . . . . . 5-1
I
I/O ports . . . . . . . . . . . . . . . . . . . 6-1 to 6-13
I2FR . . . . . . . . . . . . . . . . . . . . . . . 3-15, 7-7
I3FR . . . . . . . . . . . . . . . . . . . 3-15, 6-25, 7-7
IADC. . . . . . . . . . . . . . . . . . . 3-15, 6-64, 7-8
IDLE . . . . . . . . . . . . . . . . . . . . . . . 3-14, 9-1
Idle mode . . . . . . . . . . . . . . . . . . . 9-3 to 9-4
IDLS . . . . . . . . . . . . . . . . . . . . . . . 3-14, 9-1
IE0 . . . . . . . . . . . . . . . . . . . . . . . . 3-14, 7-6
IE1 . . . . . . . . . . . . . . . . . . . . . . . . 3-14, 7-6
IEN0 . . . . . . 3-12, 3-13, 3-14, 6-27, 7-4, 8-3
IEN1 . 3-12, 3-13, 3-14, 6-27, 6-64, 7-5, 8-3
IEX2 . . . . . . . . . . . . . . . . . . . . . . . 3-15, 7-8
IEX3 . . . . . . . . . . . . . . . . . . . . . . . 3-15, 7-8
IEX4 . . . . . . . . . . . . . . . . . . . . . . . 3-15, 7-8
IEX5 . . . . . . . . . . . . . . . . . . . . . . . 3-15, 7-8
IEX6 . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-15
INT0 . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-14
INT1 . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-14
INT2 . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-14
INT3 . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-14
INT4 . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-14
INT5 . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-14
INT6 . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-14
Interrupt system . . . . . . . . . . . . . 7-1 to 7-17
Interrupts
Block diagram . . . . . . . . . . . . . 7-2 to 7-3
Enable registers . . . . . . . . . . . . 7-4 to 7-5
External interrupts . . . . . . . . . . . . . . 7-15
Handling procedure . . . . . . . . . . . . . 7-13
Priority registers . . . . . . . . . . . . . . . . 7-11
Priority within level structure . . . . . . 7-12
Request flags . . . . . . . . . . . . . 7-6 to 7-10
Response time . . . . . . . . . . . . . . . . . 7-17
Sources and vector addresses. . . . . 7-14
IP0 . . . . . . . 3-12, 3-13, 3-14, 7-11, 8-3, 8-8
IP1 . . . . . . . . . . . . . . 3-12, 3-13, 3-14, 7-11
IRCON . . . . . . . . 3-12, 3-15, 6-27, 6-64, 7-8
IT0 . . . . . . . . . . . . . . . . . . . . . . . . 3-14, 7-6
IT1 . . . . . . . . . . . . . . . . . . . . . . . . 3-14, 7-6
L
Logic symbol . . . . . . . . . . . . . . . . . . . . . 1-3
M
M0 . . . . . . . . . . . . . . . . . . . . . . . 3-14, 6-17
M1 . . . . . . . . . . . . . . . . . . . . . . . 3-14, 6-17
Memory organization . . . . . . . . . . 3-1 to 3-2
Data memory . . . . . . . . . . . . . . . . . . . 3-2
General purpose registers . . . . . . . . . 3-2
Memory map . . . . . . . . . . . . . . . . . . . 3-1
Program memory . . . . . . . . . . . . . . . . 3-2
MX0 . . . . . . . . . . . . . . . . . . . . . . 3-15, 6-62
MX1 . . . . . . . . . . . . . . . . . . . . . . 3-15, 6-62
MX2 . . . . . . . . . . . . . . . . . . . . . . 3-15, 6-62
O
Oscillator operation . . . . . . . . . . . 5-6 to 5-7
External clock source . . . . . . . . . . . . . 5-7
On-chip oscillator circuitry . . . . . . . . . 5-7
Recommended oscillator circuit . . . . . 5-6
Oscillator watchdog . . . . . . . . . . . 8-6 to 8-9
Behaviour at reset . . . . . . . . . . . . . . . 5-3
Block diagram . . . . . . . . . . . . . . . . . . 8-7
OV . . . . . . . . . . . . . . . . . . . . . . . . 2-3, 3-15
OWDS . . . . . . . . . . . . . . . . . . . . . 3-14, 8-8
P
P . . . . . . . . . . . . . . . . . . . . . . . . . 2-3, 3-15
P0 . . . . . . . . . . . . . . . . . . . . . . . 3-13, 3-14
P1 . . . . . . . . . . . . . . . . . . . . . . . 3-13, 3-14
Semiconductor Group
11-2
1997-08-01