HYE18P32160AC Datasheet, PDF (6/53 Pages) Infineon Technologies AG – 32M Synchronous Burst CellularRAM

HYE18P32160AC(-/L)9.6/12.5/15
32M Synchronous Burst CellularRAM
List of Figures
Figure 1
Figure 2
Figure 3
Figure 4
Figure 5
Figure 6
Figure 7
Figure 8
Figure 9
Figure 10
Figure 11
Figure 12
Figure 13
Figure 14
Figure 15
Figure 16
Figure 17
Figure 18
Figure 19
Figure 20
Figure 21
Figure 22
Figure 23
Figure 24
Figure 25
Figure 26
Figure 27
Figure 28
Figure 29
Figure 30
Figure 31
Figure 32
Figure 33
Figure 34
CellularRAM - Interface Configuration Options. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
Standard Ballout - HYE18P32160AC(-/L)9.6/12.5/15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
Functional Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Power Up Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
The two Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Control Register Write in SRAM-Type Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Control Register Write in NOR-Flash-Type Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Control Register Write in Synchronous Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
PASR Programming Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
PASR Configuration Example. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Latency Mode - Functional Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Data Out Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Asynchronous Read - Address Controlled (CS = OE = V_IL, WE = V_IH, UB and/or LB = V_IL, CRE = V_IL,
ADV = V_IL) 31
Asynchronous Read (WE = V_IH, CRE = V_IL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
Asynchronous Page Read Mode (CRE = V_IL, ADV = V_IL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Asynchronous Write - WE Controlled (OE = V_IH or V_IL, CRE = V_IL) . . . . . . . . . . . . . . . . . . . . . . . . 34
Asynchronous Write - CS Controlled (OE = V_IH or V_IL, CRE = V_IL). . . . . . . . . . . . . . . . . . . . . . . . . 34
Asynchronous Write - UB, LB Controlled (OE = V_IH or V_IL, CRE = V_IL) . . . . . . . . . . . . . . . . . . . . . 35
Asynchronous Write to Control Register (OE = V_IH or V_IL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Synchronous Read Burst . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
Burst Suspend . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
Asynchronous Write with Address Latch (ADV) Control (followed by single-burst read) . . . . . . . . 40
Asynchronous Write with Address Latch (ADV) Control. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Asynchronous Write To Control Register in NOR-Flash Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Synchronous Write Burst . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Synchronous Write to Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Synchronous Write Burst Followed by Synchronous Read Burst. . . . . . . . . . . . . . . . . . . . . . . . . . 45
Synchronous Read Burst Followed by Synchronous Write Burst. . . . . . . . . . . . . . . . . . . . . . . . . . 45
Output Test Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
P-VFBGA-54 (Plastic Very Thin Fine Pitch Ball Grid Array Package) . . . . . . . . . . . . . . . . . . . . . . 49
Low-Frequency Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
S/W Register Entry timing (Address input = 1FFFFFh) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
RCR Mapping in S/W Register Entry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
BCR Mapping in S/W Register Entry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Data Sheet
6
V2.0, 2003-12-16