AK8140A Datasheet, PDF (27/45 Pages) Asahi Kasei Microsystems – Programmable Clock Generator

AK8140A
●Address：0Ch
Address
D7
0Ch
MUX1[1]
D6
MUX1[0]
D5
MUX2[1]
Data
D4
D3
MUX2[0] MUX3[1]
MUXn [1:0] ： CLK1～4 Output Clock Source Selection
D2
MUX3[0]
D1
MUX4[1]
D0
MUX4[0]
Select output clock signal source of CLK1-4.
MUXn [1:0]
00
01
10
11
CLKn Output Clock Source
- *1
Input Bypass
PLL1 output（fvco1）
PLL2 output (fvco2)
*1 This setting(MUXn=’00’) is prohibited.
(n=1～4)
●Address：0Dh～13h
Address _D7
D6
D5
Data
D4
D3
D2
D1
0Dh
Reserved Reserved Reserved Reserved
CLK1
MOD
DIV2_
BYPASS1
ODIV_1
[9]
0Eh
ODIV_1
[7]
ODIV_1
[6]
ODIV_1
[5]
ODIV_1
[4]
ODIV_1
[3]
ODIV_1
[2]
ODIV_1
[1]
0Fh
Reserved Reserved
CLK3
MOD
CLK2
MOD
DIV2_
DIV2_
BYPASS3 BYPASS2
ODIV_2
[9]
10h
ODIV_2
[7]
ODIV_2
[6]
ODIV_2
[5]
ODIV_2
[4]
ODIV_2
[3]
ODIV_2
[2]
ODIV_2
[1]
11h
ODIV_3
[7]
ODIV_3
[6]
ODIV_3
[5]
ODIV_3
[4]
ODIV_3
[3]
ODIV_3
[2]
ODIV_3
[1]
12h
Reserved Reserved Reserved Reserved
CLK4
MOD
DIV2_
BYPASS4
ODIV_4
[9]
13h
ODIV_4
[7]
ODIV_4
[6]
ODIV_4
[5]
ODIV_4
[4]
ODIV_4
[3]
ODIV_4
[2]
ODIV_4
[1]
D0
ODIV_1
[8]
ODIV_1
[0]
ODIV_2
[8]
ODIV_2
[0]
ODIV_3
[0]
ODIV_4
[8]
ODIV_4
[0]
draft-E-06
- 27 -
Sep -12