M13S128324A-2M Datasheet, PDF (3/48 Pages) Elite Semiconductor Memory Technology Inc. – Double-data-rate architecture, two data transfers per clock cycle

ESMT
M13S128324A (2M)
BALL CONFIGURATION (TOP VIEW)
(BGA144, 12mmX12mmX1.4mm Body, 0.8mm Ball Pitch)
2
B ^DQS0
3
DM0
4
VSSQ
5
DQ3
6
DQ2
7
DQ0
8
DQ31
9
DQ29
10
DQ28
11
VSSQ
12
DM3
13
DQS3
C ^DQ4 VDDQ ^NC VDDQ ^DQ1 VDDQ ^{VDDQ DQ30 VDDQ NC VDDQ DQ27}
D DQ6 DQ5 VSSQ VSSQ VSSQ VDD VDD VSSQ VSSQ VSSQ ^DQ26 DQ25
E DQ7
F ^DQ17
G ^DQ19
H ^DQS2
J ^DQ21
K DQ22
VDDQ
DQ16
DQ18
DM2
DQ20
DQ23
VDD
VDDQ
VDDQ
NC
VDDQ
VDDQ
VSS
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSS
Thermal
VSS
Thermal
VSS
Thermal
VSS
Thermal
VSS
VSS
VSS
Thermal
VSS
Thermal
VSS
Thermal
VSS
Thermal
VSS
VSS
VSS
Thermal
VSS
Thermal
VSS
Thermal
VSS
Thermal
VSS
VSSQ
VSS
Thermal
VSS
Thermal
VSS
Thermal
VSS
Thermal
VSS
VSS
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VDD
VDDQ
VDDQ
NC
VDDQ
VDDQ
VDDQ
DQ15
DQ13
DM1
DQ11
DQ9
DQ24
DQ14
DQ12
DQS1
DQ10
DQ8
L CAS
WE VDD VSS
A10 VDD VDD
NC
VSS VDD NC
NC
M RAS
NC
NC
BA1
A2
A11
A9
A5
NC
CLK CLK
NC
N CS
NC
BA0
A0
A1
A3
A4
A6
A7 A8/AP CKE VREF
Pin Description
Pin Name
Function
Pin Name
Function
A0~A11,
BA0,BA1
Address inputs
- Row address A0~A11
- Column address A0~A7
A8/AP : AUTO Precharge
BA0, BA1 : Bank selects (4 Banks)
DM0~DM3
DM is an input mask signal for write data.
DM0 corresponds to the data on DQ0~DQ7;
DM1 corresponds to the data on DQ8~DQ15;
DM2 corresponds to the data on DQ16~DQ23;
DM3 corresponds to the data on DQ24~DQ31.
DQ0~DQ31 Data-in/Data-out
CLK, CLK ^{Clock input}
RAS
Row address strobe
CAS
Column address strobe
WE
Write enable
V_SS
Ground
V_DD
DQS0~DQS3
(for FBGA)
Power
Bi- directional Data Strobe.
DQS0 correspond to the data on DQ0~DQ7;
DQS1 correspond to the data on DQ8~DQ15;
DQS2 correspond to the data on DQ16~DQ23;
DQS3 correspond to the data on DQ24~DQ31.
CKE
CS
V_DDQ
V_SSQ
V_REF
NC
Clock enable
Chip select
Supply Voltage for DQ
Ground for DQ
Reference Voltage for SSTL_2
No connection
Elite Semiconductor Memory Technology Inc.
Publication Date : Aug. 2011
Revision : 1.3
3/48