AK5701KN_17 Datasheet, PDF (58/64 Pages) Asahi Kasei Microsystems – PLL & MIC-AMP内蔵16-Bit Stereo ADC

[AK5701]
■ クロックの停止
ADCを使用しない場合は、マスタクロックを停止することができます。
1. PLLマスタモードの場合
PMPLL bit
(Addr:11H, D0)
M/S bit
(Addr:11H, D1)
MCKO bit
(Addr:16H, D2)
External MCKI
(1)
(2)
"H" or "L"
(3)
Input
Example:
Audio I/F Format: I2S
BCLK frequency at Master Mode: 64fs
Input Master Clock Select at PLL Mode: 11.2896MHz
Sampling Frequency: 44.1kHz
(1) Addr:11H, Data:10H
(2) Addr:16H, Data:00H
(3) Stop an external MCKI
Figure 53. Clock Stopping Sequence (1)
<手順例>
(1) PLLのパワーダウン: PMPLL=M/S bits = “1”  “0”
(2) MCKO出力の停止: MCKO bit = “1”  “0”
(3) 外部クロックを止めて下さい。
2. PLLスレーブモード(EXLRCK, EXBCLK pin)の場合
PMPLL bit
(Addr:11H, D0)
EXBCLK
EXLRCK
(1)
(2)
Input
(2)
Input
Example
: ^{Audio I/F Format : I2S}
PLL Reference clock: EXBCLK
BCLK frequency: 64fs
Sampling Frequency: 44.1kHz
(1) Addr:11H, Data:0CH
(2) Stop the external clocks
Figure 54. Clock Stopping Sequence (2)
<手順例>
(1) PLLのパワーダウン: PMPLL bit = “1”  “0”
(2) 外部クロックを止めて下さい。
* スレーブ&バイパスモードも同様の手順です。
MS0404-J-04
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2015/10