AK5701KN_17 Datasheet, PDF (23/64 Pages) Asahi Kasei Microsystems – PLL & MIC-AMP内蔵16-Bit Stereo ADC

[AK5701]
EXLRCK or EXBCLKより入力の場合は、FS3, FS2 bitでサンプリング周波数の設定を行って下さい(Table 6)。
Mode FS3 bit FS2 bit
FS1 bit
FS0 bit Sampling Frequency Range
0
0
0
x
x
7.35kHz  fs  12kHz
1
0
1
x
x
12kHz < fs  24kHz
2
1
x
x
x
24kHz < fs  48kHz (default)
Others
Others
N/A
(x: Don’t care, N/A: Not available)
Table 6. Setting of Sampling Frequency at PMPLL bit = “1” and Reference=EXLRCK/EXBCLK
■ PLLのアンロックについて
1) PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”)
このモードで PMPLL bit = “0”  “1”にした後PLLがロックするまでの間、BCLKとLRCKは “L”を出力、MCKO
bit = “1”のときMCKO pinからは正常でない周波数のクロックが出力されます。MCKO bit = “0”の場合は、
MCKO pinは “L”を出力します。(Table 7)
DSP Mode 0, 1において、PMPLL bit = “0”  “1”設定によりPLLがロックした後、BCLKとLRCKはLchのデー
タに対応して出力を開始します。DSP Mode 0, 1でMSBS bit = “0”, BCKP bit = “1”またはMSBS bit = “1”, BCKP bit
= “0”の場合、BCLK出力開始の1発目の “H”幅が2発目以降に比べて1/(256fs)だけ短くなります。
サンプリング周波数を変更する場合は一度PMPLL bit = “0”にすることでアンロック状態の不定なBCLK,
LRCKを出力させずに “L”を出力させることができます。
PLL State
MCKO pin
MCKO bit = “0” MCKO bit = “1”
BCLK pin
LRCK pin
PMPLL bit “0”  “1”直後
“L” Output
不定
“L” Output
“L” Output
PLL Unlock 時(上記以外)
“L” Output
不定
不定
不定
PLL Lock 時
“L” Output
See Table 9
See Table 10 1fs Output (Note 30)
Note 30. DSP Mode 1のとき、LRCKは2fsです。
Table 7. Clock Operation at PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”)
2) PLL Slave Mode (PMPLL bit = “1”, M/S bit = “0”)
このモードでは PMPLL bit = “0”  “1”にした後PLLがロックするまでの間、MCKOからは正常でない周波数
のクロックが出力されます。その後、PLLがロックするとMCKO pinからTable 9で選択されたクロックが出力
されます。但し、PLLがアンロックになった場合、ADCからは正常なデータが出力されません。
PLL State
MCKO pin
MCKO bit = “0” MCKO bit = “1”
PMPLL bit “0”  “1”直後
PLL Unlock 時(上記以外)
“L” Output
“L” Output
不定
不定
PLL Lock 時
“L” Output
See Table 9
Table 8. Clock Operation at PLL Slave Mode (PMPLL bit = “1”, M/S bit = “0”)
MS0404-J-04
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2015/10