ICSSSTUB32866B Datasheet, PDF (2/28 Pages) Integrated Circuit Systems – 25-Bit Configurable Registered Buffer for DDR2

ICSSSTUB32866B
Advance Information
Ball Assignments
25 bit 1:1 Register
A DCKE
PPO
VREF
VDD
QCKE
NC
B
D2
D15
GND
GND
Q2
Q15
C
D3
D16
VDD
VDD
Q3
Q16
D DODT
QERR
GND
GND
QODT
NC
E
D5
D17
VDD
VDD
Q5
Q17
F
D6
D18
GND
GND
Q6
Q18
G PAR_IN
RST
VDD
VDD
C1
C0
H
CK
DCS
GND
GND
QCS
NC
J
CK
CSR
VDD
VDD
ZOH
ZOL
K
D8
D19
GND
GND
Q8
Q19
L
D9
D20
VDD
VDD
Q9
Q20
M
D10
D21
GND
GND
Q10
Q21
N
D11
D22
VDD
VDD
Q11
Q22
P
D12
D23
GND
GND
Q12
Q23
R
D13
D24
VDD
VDD
Q13
Q24
T
D14
D25
VREF
VDD
Q14
Q25
1
2
3
4
5
6
C0 = 0, C1 = 0
14 bit 1:2 Registers
A
DCKE
B
D2
C
D3
D
DODT
E
D5
F
D6
G PAR_IN
H
CK
J
CK
K
D8
L
D9
M
D10
N
D11
P
D12
R
D13
T
D14
1
PPO
NC
NC
QERR
NC
NC
RST
DCS
CSR
NC
NC
NC
NC
NC
NC
NC
2
VREF
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
VREF
3
VDD
GND
VDD
GND
VDD
GND
VDD
GND
QCKEA QCKEB
Q2A
Q2B
Q3A
Q3B
QODTA QODTB
Q5A
Q5B
Q6A
Q6B
C1
QCSA
C0
QCSB
VDD
ZOH
ZOL
GND
VDD
GND
Q8A
Q9A
Q10A
Q8B
Q9B
Q10B
VDD
Q11A
Q11B
GND
VDD
VDD
4
Q12A
Q13A
Q14A
5
Q12B
Q13B
Q14B
6
Register A (C0 = 0, C1 = 1)
1165—10/25/06
A
D1
B
D2
PPO
NC
C
D3
D
D4
E
D5
NC
QERR
NC
F
D6
NC
G ^PAR_IN
RST
H
CK
J
CK
K
D8
DCS
CSR
NC
L
D9
NC
M
D10
NC
N DODT
NC
P
D12
NC
R
D13
NC
T DCKE
NC
1
2
VREF
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
VREF
3
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
VDD
4
Q1A
Q1B
Q2A
Q2B
Q3A
Q3B
Q4A
Q4B
Q5A
Q5B
Q6A
Q6B
C1
C0
QCSA
ZOH
Q8A
QCSB
ZOL
Q8B
Q9A
Q10A
Q9B
Q10B
QODTA QODTB
Q12A
Q13A
Q12B
Q13B
QCKEA QCKEB
5
6
Register B (C0 = 1, C1 = 1)
2