HYS64D16301GU Datasheet, PDF (24/51 Pages) Infineon Technologies AG – 184-Pin Unbuffered Dual-In-Line Memory Modules

HYS[64/72]D[16x01/32x00/64x20][G/E]U-[5/6/7/8]-B
Unbuffered DDR SDRAM Modules
Electrical Characteristics
3.3
AC Characteristics
Table 15 AC Timing - Absolute Specifications –8/–7/–7F
Parameter
Symbol
–8
DDR200
–7
DDR266A
–7F
DDR266
Unit Note/
Test Condition ¹⁾
DQ output access time from t_AC
CK/CK
DQS output access time
from CK/CK
t_DQSCK
CK high-level width
t_CH
CK low-level width
t_CL
Clock Half Period
t_HP
Clock cycle time
t_CK3
t_CK2.5
t_CK2
t_CK1.5
DQ and DM input hold time t_DH
DQ and DM input setup
t_DS
time
Control and Addr. input
t_IPW
pulse width (each input)
DQ and DM input pulse
width (each input)
t_DIPW
Data-out high-impedance t_HZ
time from CK/CK
Data-out low-impedance t_LZ
time from CK/CK
Write command to 1^st DQS t_DQSS
latching transition
DQS-DQ skew (DQS and t_DQSQ
associated DQ signals)
Data hold skew factor
t_QHS
DQ/DQS output hold time t_QH
DQS input low (high) pulse t_DQSL,H
width (write cycle)
DQS falling edge to CK
t_DSS
setup time (write cycle)
DQS falling edge hold time t_DSH
from CK (write cycle)
Mode register set command t_MRD
cycle time
Write preamble setup time
Write postamble
Write preamble
t_WPRES
t_WPST
t_WPRE
Min. Max. Min. Max. Min. Max.
–0.8 +0.8 –0.75 +0.75 –0.75 +0.75 ns
–0.8 +0.8 –0.75 +0.75 –0.75 +0.75 ns
0.45 0.55 0.45 0.55 0.45 0.55 t_CK
0.45 0.55 0.45 0.55 0.45 0.55 t_CK
min. (t_CL, t_CH) min. (t_CL, t_CH) min. (t_CL, t_CH) ns
8
12 7
12 7
12 ns
8
12 7
12 7
12 ns
10 12 7.5 12 7.5 12 ns
10
12
—
—
—
—
ns
0.6 —
0.5 —
0.5 —
ns
0.6 —
0.5 —
0.5 —
ns
2.5 —
2.2 —
2.2 —
ns
2.0 —
1.75 —
1.75 —
ns
–0.8 +0.8 –0.75 +0.75 –0.75 +0.75 ns
–0.8 +0.8 –0.75 +0.75 –0.75 +0.75 ns
0.75 1.25 0.75 1.25 0.75 1.25 t_CK
—
+0.6 —
+0.5 —
+0.5 ns
—
1.0
t_HP – —
t_QHS
0.35 —
—
0.75 —
0.75 ns
t_HP – —
t_HP – —
ns
t_QHS
t_QHS
0.35 —
0.35 —
t_CK
0.2 —
0.2 —
0.2 —
t_CK
0.2 —
0.2 —
0.2 —
t_CK
2
—2
—
2
—
t_CK
0
—0
—
0
—
ns
0.40 0.60 0.40 0.60 0.40 0.60 t_CK
0.25 —
0.25 —
0.25 —
t_CK
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
CL = 3.0 ^2)3)4)5)
CL = 2.5 ^2)3)4)5)
CL = 2.0 ^2)3)4)5)
CL = 1.5 ^2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)6)
2)3)4)5)6)
2)3)4)5)7)
2)3)4)5)7)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)8)
2)3)4)5)9)
2)3)4)5)
Data Sheet
24
V1.1, 2003-07