MC68HC08JK1 Datasheet, PDF (16/198 Pages) Motorola, Inc – HCMOS Microcontroller Unit

List of Figures
Technical Data
16
Freescale Semiconductor, Inc.
Figure
Title
Page
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Wait Mode Entry Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
Wait Recovery from Interrupt or Break . . . . . . . . . . . . . . . . . . . 83
Wait Recovery from Internal Reset. . . . . . . . . . . . . . . . . . . . . . 83
Stop Mode Entry Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Stop Mode Recovery from Interrupt or Break . . . . . . . . . . . . . . 85
Break Status Register (BSR) . . . . . . . . . . . . . . . . . . . . . . . . . . 85
Reset Status Register (RSR) . . . . . . . . . . . . . . . . . . . . . . . . . . 87
Break Flag Control Register (BFCR) . . . . . . . . . . . . . . . . . . . . 88
8-1 X-tal Oscillator External Connections . . . . . . . . . . . . . . . . . . . . 90
8-2 RC Oscillator External Connections . . . . . . . . . . . . . . . . . . . . . 91
9-1 Monitor Mode Circuit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
9-2 Monitor Data Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
9-3 Sample Monitor Waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . 100
9-4 Read Transaction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
9-5 Break Transaction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
10-1
10-2
10-3
10-4
10-5
10-6
10-7
10-8
10-9
TIM Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
TIM I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
PWM Period and Pulse Width . . . . . . . . . . . . . . . . . . . . . . . . 112
TIM Status and Control Register (TSC) . . . . . . . . . . . . . . . . . 117
TIM Counter Registers (TCNTH:TCNTL) . . . . . . . . . . . . . . . . 120
TIM Counter Modulo Registers (TMODH:TMODL). . . . . . . . . 121
TIM Channel Status and Control Registers (TSC0:TSC1) . . . 122
CHxMAX Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
TIM Channel Registers (TCH0H/L:TCH1H/L). . . . . . . . . . . . . 126
11-1
11-2
11-3
11-4
11-5
ADC I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . 128
ADC Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
ADC Status and Control Register (ADSCR) . . . . . . . . . . . . . . 132
ADC Data Register (ADR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
ADC Input Clock Register (ADICLK) . . . . . . . . . . . . . . . . . . . 135
12-1 I/O Port Register Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . 138
12-2 Port A Data Register (PTA) . . . . . . . . . . . . . . . . . . . . . . . . . . 139
12-3 Data Direction Register A (DDRA) . . . . . . . . . . . . . . . . . . . . . 140
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MC68H(R)C08JL3 — Rev. 4
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