HMT351U6AFR8C-G7 Datasheet, PDF(13/47 Page) Hynix Semiconductor – 240pin DDR3 SDRAM Unbuffered DIMMs

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HMT351U6AFR8C-G7 Datasheet, PDF (13/47 Pages) Hynix Semiconductor – 240pin DDR3 SDRAM Unbuffered DIMMs

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HMT351U6AFR8C

HMT351U7AFR8C

3.2 4GB, 512Mx72 Module(2Rank of x8)

SS01

DQS0

DQS0

DM0

DQS1

DQS1

DM1

DQS2

DQS2

DM2

DQS3

DQS3

DM3

DQS8

DQS8

DM8

BA0âBA2

A0âA15

CKE0

CKE1

RAS

CAS

WE

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

CB0

CB1

CB2

CB3

CB4

CB5

CB6

CB7

DQS4

DQS4

DM4

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D0

DQS

ZQ

DM CS DQS DQS

I/O 0

I/O 1 D1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D2

DQS

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D3

DQS

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D9

DQS

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D10

DQS

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D11

DQS

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D12

DQS

ZQ

DQS5

DQS5

DM5

DQS6

DQS6

DM6

DQS7

DQS7

DM7

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D4

DQS

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D13

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D5

DQS

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D14

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D6

DQS

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D15

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D7

DQS

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D16

ZQ

SPD(TS integrated)

SCL

VDDSPD

VDD/VDDQ

SPD

D0âD17

DM CS DQS DQS

I/O 0

I/O 1 D8

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

DM CS DQS DQS

I/O 0

I/O 1

I/O 2

D17

I/O 3

I/O 4

I/O 5

I/O 6

EVENT

EVENT

A0 A1

SA0 SA1

SDA VREFDQ

D0âD17

A2

Vss

D0âD17

SA2

VREFCA

D0âD17

Notes:

1. DQ-to-I/O wiring is shown as recom-

mended but may be changed.

I/O 7

I/O 7

ZQ

ZQ

2. DQ/DQS/DQS/ODT/DM/CKE/S relation-

ships must be maintained as shown.

BA0-BA2: SDRAMs D0âD17

A0-A15: SDRAMs D0âD17

CKE: SDRAMs D0âD8

CKE: SDRAMs D9âD17

RAS: SDRAMs D0âD17

CAS: SDRAMs D0âD17

ODT0

ODT1

CK0

CK0

CK1

CK1

ODT: SDRAMs D0âD8

ODT: SDRAMs D9âD17

CK: SDRAMs D0âD8

CK: SDRAMs D0âD8

CK: SDRAMs D9âD17

CK: SDRAMs D9âD17

3. DQ,CB,DM/DQS/DQS resistors;Refer to

associated topology diagram.

4. Refer to Section 3.1 of this document for

details on address mirroring.

5. For each DRAM, a unique ZQ resistor is

connected to ground.The ZQ resistor is

240ohm+-1%

6. One SPD exists per module.

WE: SDRAMs D0âD17

RESET

RESET:SDRAMs D0-D17

Rev. 0.02 / Apr 2009

13

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