AK8152 Datasheet, PDF (9/21 Pages) Asahi Kasei Microsystems – Single PLL Two Output Clock Generator

[AK8152]
表 1 レジスタ設定値と求め方
レジスタ
PLL 出力を分周する場合
DIVnINSEL(n=1,2)
0
DIV1[n], DIV2[n]
(n=0,1,2)
表 2 から求める。
MDIV1[n], MDIV2[n]
NDIV1[n], NDIV2[n]
(n=0～7)
表 4 から求める
ICLK 端子入力を分周する場合
1
表 3 から求める。
設定不要
（PLL を使用しない為）
表 2 PLL 出力分周時の CLKOUTn(n=1,2)出力周波数 [MHz]
DIVｎ
分周数
2
4
6
8
10
12
108
54.000
27.000
18.000
13.500
10.800
9.000
100
50.000
25.000
16.667
12.500
10.000
8.333
PLL 出力周波数 [MHz]
96
90
81
80
48.000 45.000 40.500 40.000
24.000 22.500 20.250 20.000
16.000 15.000 13.500 13.333
12.000 11.250 10.125 10.000
9.600
8.000
9.000
7.500
8.100
6.750
8.000
6.667
78
39.000
19.500
13.000
9.750
7.800
6.500
76
38.000
19.000
12.667
9.500
7.600
6.333
表 3 ICLK 入力分周時の CLKOUTn(n=1,2)出力周波数 [MHz]
DIVｎ
分周数
2
4
6
8
10
12
12
6.000
3.000
2.000
1.500
1.200
1.000
ICLK 入力周波数 [MHz]
19.2
26
27
9.600
13.000
13.500
4.800
6.500
6.750
3.200
4.334
4.500
2.400
3.250
3.375
1.920
2.600
2.700
1.600
2.167
2.250
48
24.000
12.000
8.000
6.000
4.800
4.000
draft-J-00b
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2010/3