AK8152 Datasheet, PDF (13/21 Pages) Asahi Kasei Microsystems – Single PLL Two Output Clock Generator

５－７）各レジスタビットの機能説明
[AK8152]
５－７－１）ADDRESS : FFh
D7
D6
D5
D4
D3
D2
D1
D0
CLK2EN CLK1EN
---
---
---
---
---
---
0
0
0
0
0
0
0
0
（下段：パワーオンリセット時の初期値）
- CLK1EN [Read/Write] ： CLKOUT1 端子のイネーブル／ディスエーブル設定を行います。
- CLK2EN [Read/Write] ： CLKOUT2 端子のイネーブル／ディスエーブル設定を行います。
CLK1EN
CLK2EN
CLKOUTn(n=1,2)端子の出力状態
0
Low
1
クロック出力*
*CLKnEN の設定はレジスタ STBY=”0”の時に有効となります。
５－７－２）ADDRESS : FEh
D7
DIV2
INSEL
0
D6
DIV22
0
D5
DIV21
0
D4
DIV20
0
D3
DIV1
INSEL
0
D2
D1
D0
DIV12
DIV11
DIV10
0
0
0
（下段：パワーオンリセット時の初期値）
- DIV1n (n=0,1,2) [Read/Write] ： CLKOUT1 用分周期 DIV1 の設定を行います。
- DIV2n (n=0,1,2) [Read/Write] ： CLKOUT2 用分周期 DIV2 の設定を行います。
DIV12
DIV22
DIV11
DIV21
DIV10
DIV20
DIV1 の分周比選択
DIV2 の分周比選択
0
0
0
2
0
0
1
4
0
1
0
6
0
1
1
8
1
0
0
10
1
0
1
12
1
1
0
---
1
1
1
---
- DIV1INSEL [Read/Write] ： CLKOUT1 用分周期 DIV1 の入力信号を選択します。
- DIV2INSEL [Read/Write] ： CLKOUT2 用分周期 DIV2 の入力信号を選択します。
DIV1INSEL
DIV2INSEL
DIV1 の入力信号
DIV2 の入力信号
0
PLL 出力
1
ICLK
注）DIV1INSEL、DIV2INSEL が共に ”1”の時、PLL はパワーダウンします。
draft-J-00b
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2010/3