HMT112U7BFR8C-G7 Datasheet, PDF(11/51 Page) Hynix Semiconductor – 240pin DDR3 SDRAM Registered DIMM

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HMT112U7BFR8C-G7 Datasheet, PDF (11/51 Pages) Hynix Semiconductor – 240pin DDR3 SDRAM Registered DIMM

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Functional Block Diagram

1GB, 128Mx72 Module(1Rank of x8)

DQS0

DQS0

DM0

DQS1

DQS1

DM1

DQS2

DQS2

DM2

DQS3

DQS3

DM3

DQS8

DQS8

DM8

BA0âBA2

A0âA15

RAS

CAS

CKE0

WE

ODT0

CK0

CK0

RESET

S0

DM CS DQS DQS

DQ0

I/O 0

DQ1

I/O 1 D0

DQ2

I/O 2

DQ3

I/O 3

DQ4

I/O 4

DQ5

I/O 5

DQ6

I/O 6

ZQ

DQ7

I/O 7

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D1

ZQ

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D2

ZQ

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D3

ZQ

DM CS DQS DQS

CB0

I/O 0

SCL

CB1

I/O 1 D8

CB2

I/O 2

CB3

I/O 3

EVENT

CB4

I/O 4

CB5

I/O 5

CB6

I/O 6

ZQ

CB7

I/O 7

BA0âBA2: SDRAMs D0âD8

A0âA15: SDRAMs D0âD8 VDDSPD

RAS: SDRAMs D0âD8

CAS: SDRAMs D0âD8

VDD/VDDQ

CKE: SDRAMs D0âD8

WE: SDRAMs D0âD8

ODT: SDRAMs D0âD8

VREFDQ

VSS

CK: SDRAMs D0âD8

CK: SDRAMs D0âD8

VREFCA

RESET: SDRAMs D0-D8

DQS4

DQS4

DM4

DQS5

DQS5

DM5

DQS6

DQS6

DM6

DQS7

DQS7

DM7

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D4

ZQ

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D5

ZQ

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D6

ZQ

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D7

ZQ

SPD(TS integrated)

Notes:

EVENT

A0 A1 A2

1. DQ-to-I/O wiring is shown as recom-

SDA

mended but may be changed.

2. DQ/DQS/DQS/ODT/DM/CKE/S rela-

SA0 SA1 SA2

tionships must be maintained as

shown.

3. DQ,CB,DM,DQS/DQS resistors;Refer

to associated topology diagram.

SPD

4. Refer to the appropriate clock wiring

topology under the DIMM wiring

D0âD8

details section of this document.

D0âD8

D0âD8

5. For each DRAM, a unique ZQ resistor

is connected to ground.The ZQ resis-

tor is 240ohm+-1%

D0âD8

6. One SPD exists per module.

Rev. 0.1 / Nov. 2009

11

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