33781_09 Datasheet, PDF (29/44 Pages) Freescale Semiconductor, Inc – Quad DSI 2.02 Master with

FUNCTIONAL DEVICE OPERATION
LOGIC COMMANDS AND REGISTERS
SPI0 REGISTER AND BIT DESCRIPTIONS
The 33781 has 87 registers associated with the SPI0
interface, shown in Table 8. Each bus channel has its own set
of control registers, along with separate command and data
registers, for queuing up to four commands. There are also
registers containing check pattern data.
Table 9. Register List
Register Register
Address Name
Register Definition
Bit7
Bit6
Bit5
Bit4
Bit3
Bit2
Bit1
Bit0
0000000
0000001
0000010
0000011
0000100
0000101
0000110
0000111
0001000
0001001
0001010
0001011
0001100
0001101
0001110
D0R0H
D0R0L
D0R0STAT
D0R1H
D0R1L
D0R1STAT
D0R2H
D0R2L
D0R2STAT
D0R3H
D0R3L
D0R3STAT
D0CTRL
D0EN
D0POLY
DBUS 0 Reg 0 Upper Byte
DBUS 0 Reg 0 Lower Byte
DBUS 0 Reg 0 Status
DBUS 0 Reg 1 Upper Byte
DBUS 0 Reg 1 Lower Byte
DBUS 0 Reg 1 Status
DBUS 0 Reg 2 Upper Byte
DBUS 0 Reg 2 Lower Byte
DBUS 0 Reg 2 Status
DBUS 0 Reg 3 Upper Byte
DBUS 0 Reg 3 Lower Byte
DBUS 0 Reg 3 Status
DBUS 0 Control Register
DBUS 0 Enable Register
DBUS 0 Polynomial
0001111 D0SEED DBUS 0 CRC Seed
0010000 D0LENGTH ^{DBUS 0 Short Word and}
CRC Lengths
0010001 D0SSCTRL ^{DBUS 0 Spread Spectrum}
Control
D15
D14
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
ER
TE
SDS RNE
ICL
0
FIX0 FIX1
D15
D14
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
ER
TE
SDS RNE
ICL
0
FIX0 FIX1
D15
D14
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
ER
TE
SDS RNE
ICL
0
FIX0 FIX1
D15
D14
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
ER
TE
SDS RNE
ICL
0
FIX0 FIX1
-
-
DLYB DLYA
-
LOOP1 LOOP0 MS
TS
ISDD
-
-
-
BSWH BSWL EN
CRC CRC CRC CRC CRC CRC CRC CRC
POLY7 POLY6 POLY5 POLY4 POLY3 POLY2 POLY1 POLY0
CRC CRC CRCSEE CRCSEE CRCSEE CRCSEE CRCSEE CRCSEE
SEED7 SEED6 ^D5
D4
D3
D2
D1
D0
SW
LEN3
SW
LEN2
SW
LEN1
SW
LEN0
CRC
LEN3
CRC
LEN2
CRC
LEN1
CRC
LEN0
-
-
-
-
-
DEV2 DEV1 DEV0
0010010 D0FSEL DBUS 0 Frequency Select
0010011 RESERVED Writes/reads of this address
are ignored
FSEL7
-
FSEL6
-
FSEL5
-
FSEL4
-
FSEL3
-
FSEL2
-
FSEL1
-
FSEL0
-
0010100 RESERVED ^{Writes/reads of this address}
-
-
-
-
-
-
-
-
are ignored
0010101 D1R0H ^{DBUS 1 Reg 0 Upper Byte} D15
D14
D13
D12
D11
D10
D9
D8
0010110 D1R0L ^{DBUS 1 Reg 0 Lower Byte}
D7
D6
D5
D4
D3
D2
D1
D0
0010111 D1R0STAT ^{DBUS 1 Reg 0 Status}
ER
TE
SDS RNE
ICL
0
FIX0 FIX1
0011000 D1R1H ^{DBUS 1 Reg 1 Upper Byte} D15
D14
D13
D12
D11
D10
D9
D8
0011001 D1R1L ^{DBUS 1 Reg 1 Lower Byte}
D7
D6
D5
D4
D3
D2
D1
D0
0011010 D1R1STAT ^{DBUS 1 Reg 1 Status}
ER
TE
SDS RNE
ICL
0
FIX0 FIX1
0011011 D1R2H ^{DBUS 1 Reg 2 Upper Byte} D15
D14
D13
D12
D11
D10
D9
D8
0011100 D1R2L ^{DBUS 1 Reg 2 Lower Byte}
D7
D6
D5
D4
D3
D2
D1
D0
0011101 D1R2STAT ^{DBUS 1 Reg 2 Status}
ER
TE
SDS RNE
ICL
0
FIX0 FIX1
0011110 D1R3H ^{DBUS 1 Reg 3 Upper Byte} D15
D14
D13
D12
D11
D10
D9
D8
0011111 D1R3L ^{DBUS 1 Reg 3 Lower Byte}
D7
D6
D5
D4
D3
D2
D1
D0
Analog Integrated Circuit Device Data
Freescale Semiconductor
33781
29