S6E2HE4E0A Datasheet, PDF (1/164 Pages) –

初版
S6E2HE4E0A、S6E2HE6E0A
S6E2HE4F0A、S6E2HE6F0A
S6E2HE4G0A、S6E2HE6G0A
基于32位ARM^® Cortex^®-M4F
FM4微控制器
S6E2HE 系列产品是高度集成的 32 位微控制器，具有高性能和低成本优势。此系列微控制器基于 ARM Cortex-M4F 处理器、集成
片上闪存和 SRAM。此外，它还集成电机控制定时器，A/D 转换器和通信接口（UART、CSIO、I²C、LIN）等各种外设。
特性
32 位 ARM Cortex-M4F 内核
 处理器版本：r0p1
工作频率高达 160 MHz
内置 FPU
支持 DSP 指令
 内存保护单元（MPU）：提升嵌入式系统可靠性
嵌套向量中断控制器（NVIC）：1 个 NMI（不可屏蔽中断）、128
个外设中断以及 16 个中断优先级
24 位系统定时器（系统节拍定时器）：用于操作系统任务调度
片上存储器
 闪存
本系列包括两个独立的集成片上闪存。
 主闪存
• 最大 512 KB
• 内置闪存加速系统，自带 16 KB 追踪缓冲存储器
• 可在 72 MHz 的工作频率下对闪存执行读操作，无须等待
周期。通过闪存加速系统，在高于 72 MHz 的工作频率下，
也可以对闪存执行相当的读取操作。
• 代码安全保护功能
 工作闪存
• 32 KB
• 读周期：
• 6 个等待周期：工作频率为 120 MHz 以上，最高可达 160
MHz
• 4 个等待周期：工作频率为 72 MHz 以上，最高可达 120
MHz
• 2 个等待周期：工作频率为 40 MHz 以上，最高可达 72
MHz
• 无等待周期：工作频率最高可达 40 MHz
• 为代码保护提供加密功能
 SRAM
本系列的 SRAM 由三个独立的 SRAM（SRAM0、SRAM1 和
SRAM2）构成。SRAM0 挂在 Cortex-M4F 内核的 I-code 总线
或 D-code 总线。SRAM1 和 SRAM2 挂在 Cortex-M4F 内核的
系统总线。
 SRAM0：最大 32 KB
 SRAM1：最大 16 KB
 SRAM2：最大 16 KB
外部总线接口
支持 SRAM，NOR、NAND 闪存和 SDRAM 器件
最多支持 9 个片选信号，分别为 CS0 到 CS8（其中 CS8 仅适
用于 SDRAM）
8/16 位数据宽度
最多支持 25 位的地址总线
 支持地址/数据复用
支持外部 RDY 功能
 支持加扰功能
• 可以使能/禁用 0x6000_0000 到 0xDFFF_FFFF（大小以 4
MB 为单位）的外部存储区加扰功能。
• 能够设置两种加扰密钥
• 注意：必须调用专用的软件库才能实现该功能。
多功能串行接口（最多支持 8 个通道）
64 字节的 FIFO（FIFO 深度取决于通信模式或位长度）。
 各通道的操作模式如下：
 UART
 CSIO
 LIN
 I²C
 UART
 全双工双缓冲区
 可选择是否支持奇偶校验
 内置专用波特率发生器
 外部时钟可用作串行时钟
 硬件流控制 ：通过 CTS/RTS 自动控制传输（仅通道 4）。
 支持多种错误检测（奇偶校验错误、帧错误和溢出错误）
 CSIO
 全双工双缓冲区
 内置专用波特率发生器
 支持溢出错误检测
 支持串行片选功能（仅通道 6 和 7）
 支持高速 SPI 接口（仅通道 4 和 6）
 5 到 16 位数据长度
赛普拉斯半导体公司
文档编号：002-00219 版本**
• 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600
修订日期：2015 年 12 月 8 日