AK4688EN Datasheet, PDF (9/36 Pages) Asahi Kasei Microsystems – Asynchronous Stereo CODEC with Capless Line I/O

[AK4688]
DCಛੑ
(Ta=25°C; AVDD1=AVDD2 = DVDD= 3.3V)
Parameter
Symbol
min
typ
max
Unit
High-Level Input Voltage
VIH 70%DVDD -
-
V
Low-Level Input Voltage
VIL
-
- 30%DVDD V
High-Level Output Voltage ( Iout=-400μA)
VOH DVDD-0.4 -
-
V
Low-Level Output Voltage
VOL
-
(Iout= 400μA(except SDA pin), 3mA(SDA pin))
0.4
V
Input Leakage Current
Iin
-
-
±10
μA
εΠονϯάಛੑ
(Ta=25°C; AVDD1=AVDD2 = DVDD= 3.3V; C_L= 20pF (except for SDA pin), Cb=400pF(SDA pin))
Parameter
Symbol
min
typ
max
Master Clock Timing
Frequency
Duty
Master Clock
256fsn, 128fsd:
Pulse Width Low
Pulse Width High
384fsn, 192fsd:
Pulse Width Low
Pulse Width High
512fsn, 256fsd, 128fsq:
Pulse Width Low
Pulse Width High
768fsn, 384fsd, 192fsq:
Pulse Width Low
Pulse Width High
fECLK
dECLK
8.192
40
36.864
50
60
fCLK
tCLKL
tCLKH
fCLK
tCLKL
tCLKH
fCLK
tCLKL
tCLKH
fCLK
tCLKL
tCLKH
8.192
0.37
0.37
12.288
0.37
0.37
16.384
0.37
0.37
24.576
0.37
0.37
12.288
18.432
24.576
36.864
Unit
MHz
%
MHz
1/fCLK
1/fCLK
MHz
1/fCLK
1/fCLK
MHz
1/fCLK
1/fCLK
MHz
1/fCLK
1/fCLK
LRCK1Timing (Slave Mode)
fsn
32
48
kHz
Duty Cycle
Duty
45
55
%
LRCK2Timing (Slave Mode)
Normal Speed Mode
fsn
32
48
kHz
Double Speed Mode
fsd
32
96
kHz
Quad Speed Mode
fsq
128
192
kHz
Duty Cycle
Duty
45
55
%
LRCK1 Timing (Master Mode)
Normal Speed Mode
fsn
32
48
kHz
Duty Cycle
Duty
50
%
Power-down & Reset Timing
PDN Pulse Width
(Note 11)
tPD
150
ns
PDN “↑” to SDTO valid (Note 12)
tPDV
2640
1/fs
Note 11. PDN1, PDN2 pin を用いたリセット状態については “■ システムリセット” を参照してください。
Note 12. PDN1 pinを立ち上げてからMCLKを分周したクロックでカウンタを回してLRCK換算で約64/fs後に
CVEE電位が立下りADCのパワーダウンが解除され、528/fs後にSDTIOが出力されます。
MS1420-J-00
-9-
2012/05