AK4688EN Datasheet, PDF (22/36 Pages) Asahi Kasei Microsystems – Asynchronous Stereo CODEC with Capless Line I/O

[AK4688]
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AK4688のADCブロックはパワーダウンピン(PDN1 pin)を “L” にすることで、DACブロックはパワーダウンピ
ン(PDN2 pin)を “L” にすることでパワーダウンでき、このとき同時に各ディジタルフィルタがリセットされ
ます。PDN1 pin = PDN2 pin = “L”で内部レジスタ値は初期化されます。パワーダウンモード時、アナログ出力
は0V、SDTO pinは “L” になります。このリセットは電源投入時に必ず一度行って下さい。
ADCはマスタモードで使用する場合、PDN1 pin: “L”→”H”でパワーダウンが解除された後、MCLK1の “↑” に
同期して内部回路がパワーアップし、内部のタイミングが動作します。スレーブモードで使用する場合、PDN1
pin: “L”→”H”でパワーダウンが解除された後、MCLK1, LRCK1, BICK1入力後のLRCK1の “↑” に同期して内部
回路がパワーアップし、内部のタイミングが動作します。
DACはPDN2 pin: “L”→ “H”でパワーダウンが解除された後、MCLK2, LRCK2, BICK2入力後のLRCK2の “↑” に
同期して内部回路がパワーアップし、内部のタイミングが動作します。
ADCの初期化サイクルは、パワーダウンモードが解除されると開始されます。そのため、出力データは2640
サイクル後確定します。DACの初期化サイクルも、パワーダウンモードが解除されると開始されます。初期
化中のアナログ出力は0Vです。Figure 11にADC, DAC同時にパワーダウン及びパワーアップする時のシーケ
ンス例を示します。
ADCとDACはPWAD bitとPWDA bitでもそれぞれ独立にパワーダウンできます。このときレジスタ値は初期
化されません。PWAD bit = “0”のときADCの出力データは “L” になります。PWDA bit = “0”のとき、アナログ
出力は0Vになります。
Power
PDN1 pin =
PDN2 pin
CVEE pin
VREFpin
(1)
(2)
0V
0V
ADC Internal
State
DAC Internal
State
ADC In
(Analog)
ADC Out
(Digital)
DAC In
(Digital)
(9)
“0”data (6)
“0”data
DAC Out
(Internal Status)
Clock In
Don’t care
MCLK1,LRCK1,BICK1
MCLK2,LRCK2,BICK2
CVEE
80% AVDD2
(8)
timeA ⁽³⁾
Init Cycle
timeB ⁽⁴⁾
Normal Operation
Normal Operation
(5)
GD
0V
(7)
Power-down
Power-down
GD
(5)
GD
“0”data
“0”data
GD
Don’t care
Figure 11. Power-up/down Sequence Example
MS1420-J-00
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2012/05