AK4495SEQ Datasheet, PDF (37/58 Pages) Asahi Kasei Microsystems – Quality-oriented Premium 32-Bit 2ch DAC

[AK4495S]
(2) MCLK停止またはLRCK/WCK停止によるリセット
PCM modeで動作中 (PDN pin = “H”) にMCLK またはLRCKが止まった場合は、AK4495Sは自動的にリセ
ット状態になり、アナログ出力はフローティング状態(Hi-Z)になります。MCLKとLRCKを再入力後、リ
セット状態が解除され動作を再開します。MCLK またはLRCKを止めているときは、ゼロ検出機能は動
作しません。DSD modeで動作中はMCLKが止まった場合、リセット状態になります。外部デジタルフィ
ルタモードで動作中はMCLK、WCKが止まった場合、リセット状態になります。
AVDD pin
DVDD pin
PDN pin
Internal
State
D/A In
(Digital)
D/A Out
(Analog)
Clock In
MCLK, LRCK
External
MUTE
(1)
Power-down
Normal Operation
Digital Circuit Power-down
Normal Operation
Power-down
Hi-Z
(4)
GD (2)
(3)
(4)
(5)
(4)
(5)
MCLK, LRCK Stop
GD (2)
(6)
(6)
(6)
Notes:
(1) 電源投入後PDN pinを “L”からスタートし150ns以上の間、PDN pinを“L”にして下さい。
(2) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(3) ディジタルデータの入力を止めることができます。この区間に“0”データを入力しておくことで、
MCLK, LRCK再入力後のクリックノイズを軽減できます。
(4) PDN pinの立ち上がり(“”)及びMCLKの入力から、3~4LRCK以内にクリックノイズが出力されま
す。このノイズはデータが“0”の場合でも出力されます。
(5) リセット状態(MCLKまたはLRCK/WCK停止)では、各クロック入力(MCLK, BICK, LRCK/WCK)を
とめることができます。
(6) クリックノイズ(4)が問題になる場合はアナログ出力を外部でミュートしてください。タイミング
例をFigure 15に記します
Figure 15. リセットタイミング例
MS1560-J-01
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2013/11