M393T3253FG Datasheet, PDF (5/18 Pages) Samsung semiconductor – DDR2 Registered SDRAM MODULE 240pin Registered Module based on 256Mb F-die 72-bit ECC

256MB, 512MB Registered DIMMs
DDR2 SDRAM
Functional Block Diagram: 256MB, 32Mx72 Module(populated as 1 rank of x8 DDR2 SDRAMs)
M393T3253FG(Z)0 / M393T3253FG(Z)3 / M393T3253FZA
RS0
DQS0
DQS0
DM0/DQS9
NC/DQS9
DQS1
DQS1
DM1/DQS10
NC/DQS10
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS2
DQS2
DM2/DQS11
NC/DQS11
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQS3
DQS3
DM3/DQS12
NC/DQS12
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS8
DQS8
DM8/DQS17
NC/DQS17
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
S0*
BA0-BA1
A0-A12
RAS
CAS
WE
CKE0
ODT0
RESET
PCK7
PCK7
DM/ NU/ CS DQS DQS
RDQS RDQS
I/O 0
I/O 1 D0
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQS4
DQS4
DM4/DQS13
NC/DQS13
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM/ NU/ CS DQS DQS
RDQS RDQS
I/O 0
I/O 1 D4
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DM/ NU/ CS DQS DQS
RDQS RDQS
I/O 0
I/O 1 _D1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQS5
DQS5
DM5/DQS14
NC/DQS14
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM/ NU/ CS DQS DQS
RDQS RDQS
I/O 0
I/O 1 _D5
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DM/ NU/ CS DQS DQS
RDQS RDQS
I/O 0
I/O 1 D2
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQS6
DQS6
DM6/DQS15
NC/DQS15
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM/ NU/ CS DQS DQS
RDQS RDQS
I/O 0
I/O 1 D6
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DM/ NU/ CS DQS DQS
RDQS RDQS
I/O 0
I/O 1 D3
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DM/ NU/ CS DQS DQS
RDQS RDQS
I/O 0
I/O 1 D8
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQS7
DQS7
DM7/DQS16
NC/DQS16
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM/ NU/ CS DQS DQS
RDQS RDQS
I/O 0
I/O 1 D7
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
Serial PD
SCL
WP A0 A1 A2
SDA
Notes :
1. DQ-to-I/O wiring may be changed within a byte.
2. DQ/DQS/DM/CKE/S relationships must be maintained as shown.
3. Unless otherwise noted, resister values are 22 Ohms
SA0 SA1 SA2
V_DDSPD
V_DD/V_DDQ
VREF
Signals for Address and Command Parity Function (M393T3253FZA)
Serial PD
D0 - D8
D0 - D8
V_SS
V_SS
PAR_IN
100K ohms
C0 ^Register
C1
PAR_IN
PPO
QERR
Err_Out
V_SS
1:1
R
RSO-> CS : DDR2 SDRAMs D0-D8
D0 - D8
The resistors on Par_In, A13, A14, A15, BA2 and the
signal line of Err_Out refer to the section: "Register
Options for Unused Address inputs"
E
RBA0-RBA1 -> BA0-BA1 : DDR2 SDRAMs D0-D8
G
RA0-RA12 -> A0-A12 : DDR2 SDRAMs D0-D8
CK0
PCK0-PCK6, PCK8, PCK9 -> CK : DDR2 SDRAMs D0-D8
I
RRAS -> RAS : DDR2 SDRAMs D0-D8
P
S
RCAS -> CAS : DDR2 SDRAMs D0-D8
T
RWE -> WE : DDR2 SDRAMs D0-D8
E
RCKE0 -> CKE : DDR2 SDRAMs D0-D8
R
RODT0 -> ODT0 : DDR2 SDRAMs D0-D8
L
CK0
L
RESET
OE
PCK0-PCK6, PCK8, PCK9 -> CK : DDR2 SDRAMs D0-D8
PCK7 -> CK : Register
PCK7 -> CK : Register
RST
* S0 connects to DCS and VDD connects to CSR on the register.
Rev. 1.3 Aug. 2005