M393T3253FG Datasheet, PDF (3/18 Pages) Samsung semiconductor – DDR2 Registered SDRAM MODULE 240pin Registered Module based on 256Mb F-die 72-bit ECC

256MB, 512MB Registered DIMMs
DDR2 SDRAM
Pin Configurations (Front side/Back side)
Pin Front Pin Back Pin Front Pin Back Pin Front Pin Back Pin
1
V_REF
121
V_SS
31
DQ19
151
V_SS
61
A4
181
V_DDQ
91
2
V_SS
122
DQ4
32
V_SS
152
DQ28
62
V_DDQ
182
A3
92
3
DQ0
123
DQ5
33
DQ24
153
DQ29
63
A2
183
A1
93
4
DQ1
124
V_SS
34
DQ25
154
V_SS
64
V_DD
184
V_DD
94
5
V_SS
125 DM0/DQS9 35
V_SS
155 DM3/DQS12
KEY
95
6
DQS0
126 NC/DQS9 36
DQS3
156 NC/DQS12 65
V_SS
185
CK0
96
7
DQS0
127
V_SS
37
DQS3
157
V_SS
66
V_SS
186
CK0
97
8
V_SS
128
DQ6
38
V_SS
158
DQ30
67
V_DD
187
V_DD
98
9
DQ2
129
DQ7
39
DQ26
159
DQ31
68 NC/Par_In 188
A0
99
10
DQ3
130
V_SS
40
DQ27
160
V_SS
69
V_DD
189
V_DD
100
11
V_SS
131
DQ12
41
V_SS
161
CB4
70
A10/AP
190
BA1
101
12
DQ8
132
DQ13
42
CB0
162
CB5
71
BA0
191
V_DDQ
102
13
DQ9
133
V_SS
43
CB1
163
V_SS
72
V_DDQ
192
RAS
103
14
V_SS
134 DM1/DQS10 44
V_SS
164 DM8/DQS17 73
WE
193
S0
104
15
DQS1
135 NC/DQS10 45
DQS8
165 NC/DQS17 74
CAS
194
V_DDQ
105
16
DQS1
136
V_SS
46
DQS8
166
V_SS
75
V_DDQ
195
ODT0
106
17
V_SS
137
RFU
47
V_SS
167
CB6
76
S1⁴
196
NC
107
18
RESET
138
RFU
48
19
NC
139
V_SS
49
20
V_SS
140
DQ14
50
CB2
168
CB7
77
ODT1
197
V_DD
108
CB3
169
V_SS
78
V_DDQ
198
V_SS
109
V_SS
170
V_DDQ
79
V_SS
199
DQ36
110
21
DQ10
141
DQ15
51
V_DDQ
171
CKE1⁴
80
DQ32
200
DQ37
111
22
DQ11
142
V_SS
52
CKE0
172
V_DD
81
DQ33
201
V_SS
112
23
V_SS
143
DQ20
53
V_DD
173
NC
82
V_SS
202 DM4/DQS13 113
24
DQ16
144
DQ21
54
NC
174
NC
83
DQS4
203 NC/DQS13 114
25
DQ17
145
V_SS
55 NC/Err_Out 175
V_DDQ
84
DQS4
204
V_SS
115
26
V_SS
146 DM2/DQS11 56
V_DDQ
176
A12
85
V_SS
205
DQ38
116
27
DQS2
147 NC/DQS11 57
A11
177
A9
86
DQ34
206
DQ39
117
28
DQS2
148
V_SS
58
A7
178
V_DD
87
DQ35
207
V_SS
118
29
V_SS
149
DQ22
59
V_DD
179
A8
88
V_SS
208
DQ44
119
30
DQ18
150
DQ23
60
A5
180
A6
89
DQ40
209
DQ45
120
90
DQ41
210
V_SS
NC = No Connect, RFU = Reserved for Future Use
1. RESET (Pin 18) is connected to both OE of PLL and Reset of register.
2. The Test pin (Pin 102) is reserved for bus analysis probes and is not connected on normal memory modules (DIMMs)
3. NC/Err_Out ( Pin 55) and NC/Par_In (Pin 68) are for optional function to check address and command parity.
4. CKE1,S1 Pin is used for double side Registered DIMM.
Front
V_SS
DQS5
DQS5
V_SS
DQ42
DQ43
V_SS
DQ48
DQ49
V_SS
SA2
NC(TEST)
V_SS
DQS6
DQS6
V_SS
DQ50
DQ51
V_SS
DQ56
DQ57
V_SS
DQS7
DQS7
V_SS
DQ58
DQ59
V_SS
SDA
SCL
Pin Back
211 DM5/DQS14
212 NC/DQS14
213
V_SS
214
DQ46
215
DQ47
216
V_SS
217
DQ52
218
DQ53
219
V_SS
220
RFU
221
RFU
222
V_SS
223 DM6/DQS15
224 NC/DQS15
225
V_SS
226
DQ54
227
DQ55
228
V_SS
229
DQ60
230
DQ61
231
V_SS
232 DM7/DQS16
233 NC/DQS16
234
V_SS
235
DQ62
236
DQ63
237
V_SS
238 VDDSPD
239
SA0
240
SA1
Pin Description
Pin Name
CK0
CK0
CKE0, CKE1
RAS
CAS
WE
S0, S1
A0~A9, A11~A12
A10/AP
Description
Clock Inputs, positive line
Clock inputs, negative line
Clock Enables
Row Address Strobe
Column Address Strobe
Write Enable
Chip Selects
Address Inputs
Address Input/Autoprecharge
Pin Name
ODT0~ODT1
DQ0~DQ63
CB0~CB7
DQS0~DQS8
DQS0~DQS8
DM(0~8),
DQS(9~17)
DQS9~DQS17
RFU
NC
BA0, BA1
DDR2 SDRAM Bank Address
TEST
SCL
SDA
SA0~SA2
Par_In
Err_Out
RESET
Serial Presence Detect (SPD) Clock Input
SPD Data Input/Output
SPD address
Parity bit for the Address and Control bus
Parity error found in the Address and Control bus
Register and PLL control pin
V_DD
V_DDQ
V_SS
V_REF
V_DDSPD
* The VDD and VDDQ pins are tied to the single power-plane on PCB.
Description
On die termination
Data Input/Output
Data check bits Input/Output
Data strobes
Data strobes, negative line
Data Masks / Data strobes (Read)
Data strobes (Read), negative line
Reserved for Future Use
No Connect
Memory bus test tool
(Not Connect and Not Useable on DIMMs)
Core Power
I/O Power
Ground
Input/Output Reference
SPD Power
Rev. 1.3 Aug. 2005