M393B1K73DH0 Datasheet, PDF (13/56 Pages) Samsung semiconductor – 240pin Registered DIMM

Registered DIMM
datasheet
10.3 4GB, 512Mx72 Module (Populated as 1 rank of x4 DDR3 SDRAMs)
Rev. 1.3
DDR3 SDRAM
DQS8
DQS8
VSS
CB[3:0]
DQS
ZQ
DQS
DM
DQ[3:0]
D8
DQS17
DQS17
VSS
CB[7:4]
DQS
ZQ
DQS8
DQS
DQS8
DM
DQ[3:0]
D17
VSS
DQ[35:32]
DQS
ZQ
DQS17
DQS
DQS17
DM
DQ[3:0]
D4
VSS
DQ[39:36]
DQS
ZQ
DQS
DM
DQ[3:0]
D13
DQS3
DQS3
VSS
DQ[27:24]
DQS
ZQ
DQS17
DQS
DQS17
DM
DQ[3:0]
D3
VSS
DQ[31:28]
DQS
ZQ
DQS8
DQS
DQS8
DM
DQ[3:0]
D12
VSS
DQ[43:40]
DQS
ZQ
DQS17
DQS
DQS17
DM
DQ[3:0]
D5
VSS
DQ[47:44]
DQS
ZQ
DQS
DM
DQ[3:0]
D14
DQS8
DQS8
VSS
DQ[19:16]
DQS
ZQ
DQS17
DQS
DQS17
DM
DQ[3:0]
D2
VSS
DQ[23:20]
DQS
ZQ
DQS8
DQS
DQS8
DM
DQ[3:0]
D11
VSS
DQ[51:48]
DQS
ZQ
DQS17
DQS
DQS17
DM
DQ[3:0]
D6
VSS
DQ[55:52]
DQS
ZQ
DQS
DM
DQ[3:0]
D15
DQS8
DQS8
VSS
DQ[11:8]
DQS
ZQ
DQS17
DQS
DQS17
DM
D1
DQ[3:0]
VSS
DQ[15:12]
DQS
ZQ
DQS8
DQS
DQS8
DM
D10
DQ[3:0]
VSS
DQ[59:56]
DQS
ZQ
DQS17
DQS
DQS17
DM
D7
DQ[3:0]
VSS
DQ[63:60]
DQS
ZQ
DQS
DM
D16
DQ[3:0]
DQS8
DQS8
VSS
DQ[3:0]
DQS
ZQ
DQS
DM
DQ[3:0]
D0
DQS17
DQS17
VSS
DQ[7:4]
DQS
ZQ
DQS
DM
DQ[3:0]
D9
Vtt
SCL
EVENT
Thermal sensor with SPD
EVENT
A0 A1 A2
SA0 SA1 SA2
V_DDSPD
SDA ^VDD
V_TT
V_REFCA
V_REFDQ
V_SS
Serial PD
D0 - D17
D0 - D17
D0 - D17
D0 - D17
NOTE :
1. Unless otherwise noted, resistor values are 15Ω ± 5%.
2. See the wiring diagrams for all resistors associated with the command, address
and control bus.
3. ZQ resistors are 240Ω ± 1% . For all other resistor values refer to the appropriate
wiring diagram.
Vtt
S0*
RS0A-> CS0 : SDRAMs D[3:0], D[12:8], D17
RS0B-> CS0 : SDRAMs D[7:4], D[16:13]]
S1*
BA[N:0]
A[N:0]
RAS
CAS
WE
CKE0
ODT0
RBA[N:0]A -> BA[N:0] : SDRAMs D[3:0], D[12:8], D17
RBA[N:0]B -> BA[N:0] : SDRAMs D[7:4], D[16:13]
RA[N:0]A -> A[N:0] : SDRAMs D[3:0], D[12:8], D17
RA[N:0]B -> A[N:0] : SDRAMs D[7:4], D[16:13]
RRASA -> RAS : SDRAMs D[3:0], D[12:8], D17
RRASB -> RAS : SDRAMs D[7:4], D[16:13]
RCASA -> CAS : SDRAMs D[3:0], D[12:8], D17
1:2
RCASB -> CAS : SDRAMs D[7:4], D[16:13]
R
RWEA -> WE : SDRAMs D[3:0], D[12:8], D17
E
RWEB -> WE : SDRAMs D[7:4], D[16:13]
G
RCKE0A -> CKE0 : SDRAMs D[3:0], D[12:8], D17
I
RCKE0B -> CKE0 : SDRAMs D[7:4], D[16:13]
S
T
RODT0A -> ODT0 : SDRAMs D[3:0], D[12:8], D17
E
RODT0B -> ODT0 : SDRAMs D[7:4], D[16:13]
R
CK0
CK0
PCK0A -> CK : SDRAMs D[3:0], D[12:8], D17
PCK0B -> CK : SDRAMs D[7:4], D[16:13]
PCK0A -> CK : SDRAMs D[3:0], D[12:8], D17
PCK0B -> CK : SDRAMs D[7:4], D[16:13]
PAR_IN
RESET**
QERR
RST
Err_out
RST** : SDRAMs D[17:0]
*S[3:2], CKE1, ODT1, CK1 and CK1 are NC
(Unused register inputs ODT1 and CKE1 have a 330 Ω resistor to ground)
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